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아티클 순서
최근에 추가된 글부터 정리한 운영용 목록입니다.
#001[memory]HBM 데이터 그룹 앞에서 4상 클록을 다시 만드는 이유#002[silicon]상용 AI EDA가 실제 테이프아웃한 범위#003[silicon]AI 배치 기술이 실제 실리콘에 들어가기까지#004[arch]RTL 자동화의 핵심은 첫 코드 이후의 검증#005[arch]AI 아키텍처 탐색의 경계, 실행 가능한 설계#006[silicon]AI 칩 설계가 물리 설계에서 먼저 성과를 낸 이유#007[silicon]배치배선 자동화의 핵심, 여러 목표의 동시 조정#008[silicon]새 설계에도 적용되는 EDA 레시피 학습#009[fabric]PCIe 스위치 없이 구성하는 장치 풀#010[ai-infra]호스트·PCIe·패브릭을 함께 바꾼 Alibaba Stellar#011[fabric]빠른 큐를 넘어선 RNIC 자원 스케줄링#012[ai-infra]PCIe GPU 서버에서 효과가 커지는 탄력적 텐서#013[memory]메모리 노드의 CPU를 없앤 RDMA 원격 페이징#014[fabric]더 긴 버스가 아닌 패브릭으로서의 라우터블 PCIe#015[arch]느린 PCIe 경계를 활용한 SmartNIC 키·값 저장소#016[fabric]하이퍼스케일 RoCE에 누적된 프로토콜 비용#017[silicon]첨단 패키지의 형상을 결정하는 연성 재료#018[silicon]막 응력으로 패키징 웨이퍼를 펴는 Evatec의 접근#019[silicon]유기 기판 안으로 방열판을 옮긴 IBM의 패키징 실험#020[fabric]레이저 전력까지 포함한 224 Gb/s CPO 링크 공동 최적화#021[fabric]리플로와 신뢰성 시험을 통과한 Intel의 EMIB 광 패키지#022[fabric]400 µm 변조기로 단일 파장 212 Gb/s를 만든 CPO 송신기#023[memory]거대한 스위치 없이 96대 서버를 묶는 CXL 메모리 풀#024[memory]실물 CXL 메모리 박스를 SAP HANA에 연결해 확인한 배치 기준#025[fabric]장치 대신 버퍼를 풀링하면 PCIe 스위치를 줄일 수 있는가#026[memory]데이터 80%를 CXL에 두고 처리량 85%를 지키는 데이터베이스 배치법#027[fabric]공간과 파장을 함께 고르는 4×4 광 스위치#028[silicon]100GHz 이후 RF 회로가 되는 레이저 패키지#029[fabric]GPU 배치에 맞춰 광 토폴로지를 바꾸는 랙#030[ai-infra]멈추지 않은 GPU 하나가 대규모 학습을 늦출 때#031[ai-infra]요청이 올 때만 GPU를 쓰는 서버리스 추론#032[fabric]DPU 하나와 RNIC 여덟 개, Tencent의 베어메탈 AI 클라우드 네트워크#033[silicon]42 nm에서 위로 쌓은 로직, 삼성의 3단 나노시트 적층 FET#034[fabric]배포 전에 패브릭을 컴파일하는 Meta의 Matryoshka#035[silicon]48 nm 아래에서 회로가 된 CFET, TSMC의 링 오실레이터와 SRAM#036[fabric]하나의 RoCE 패브릭에 네 가지 거리, Meta의 10만 GPU 통신 스택#037[fabric]빛으로 랙을 건너는 UCIe, Ayar Labs의 8.192 Tb/s 광 리타이머#038[fabric]실리콘 안으로 들어온 광 I/O, Celestial AI의 포토닉 패브릭 모듈#039[fabric]4,000 mm² 광 백플레인, Lightmatter Passage M1000의 구조와 한계#040[silicon]600 mm² 메인프레임 칩 안에 시스템을 넣은 IBM Telum II#041[ai-infra]같은 H100, 다른 클라우드 성능#042[memory]위치가 바뀐 문장과 재사용하기 어려운 KV 캐시#043[fabric]플로 크기 분포만으로 설명할 수 없는 버스트#044[fabric]10만 GPU 네트워크를 위한 컴파일러#045[fabric]첫 홉 전 지연으로 줄이는 필요 대역폭#046[memory]모델 로딩의 병목을 줄인 페이지 캐시 정책#047[memory]리전 다섯 곳으로 바꾼 Apple 오브젝트 스토리지의 비용 구조#048[memory]파일시스템의 밀도와 읽기를 함께 개선한 정렬 압축#049[memory]데이터 경계가 움직이기 시작했습니다: 2026년 산업계 메모리·스토리지 논문 52편#050[fabric]NVLink와 InfiniBand의 경계를 넘어: 원칩형 CXL 데이터센터#051[silicon]배열과 타이밍, 데이터 구조를 함께 설계한 2026년 회로#052[silicon]서버가 이미 가진 보호 비트에 메모리 태그를 넣은 AmpereOne#053[silicon]GPU식 캐시 대신 컴파일러로 데이터를 움직이는 자동차 AI 칩#054[silicon]평상시에는 접근 횟수를 세고, 위험한 메모리 구역만 샘플링하는 Rowhammer 방어#055[ai-infra]추론 연산량보다 먼저 메모리 용량 한계에 닿는 추론형 모델#056[arch]동일 프로그램 가정을 버린 SPEC CPU 2026#057[memory]서버에 남은 SSD와 세 번 바뀐 제어 경로#058[memory]카트리지 1,000개와 드라이브 4개: 테이프 클라우드가 기다리는 이유#059[ai-infra]커널 최적화에 탐색 트리와 기억을 붙인 Meta의 에이전트#060[memory]계층 전체가 제품이 되었습니다: 2025년 산업계 메모리·스토리지 논문 34편#061[fabric]장애 패킷이 실제로 지난 경로를 기록하는 ByteTracker#062[silicon]정밀도를 구조 안으로 옮긴 2025년 산업계 회로#063[fabric]로컬 큐로 알 수 없는 원격 경로 혼잡#064[fabric]학습 작업이 알려 주는 중요 네트워크 경로#065[arch]실제 서버 구매에 쓰인 CPU 벤치마크#066[ai-infra]Llama 3 학습에 네 가지 병렬화가 동시에 필요했던 이유#067[ai-infra]집합 통신으로 학습 클러스터의 장애까지 진단하다#068[ai-infra]GPU 학습 장애를 대형 작업만으로 설명할 수 없는 이유#069[ai-infra]마이크로와트에서 메가와트까지 통하는 AI 전력 측정법#070[silicon]2024년 산업계 회로 논문이 실리콘으로 증명한 것#071[memory]부품이 아니라 배치 문제였습니다: 2024년 산업계 메모리·스토리지 논문 35편#072[silicon]가속기 패키지를 하나의 컴퓨팅 노드로 만든 MI300A#073[silicon]고정 행렬을 버리고 텐서 모양에 맞춰 나뉘는 가속기#074[arch]Vera CPU의 설계 기준: 88개 코어에 1.2TB/s를 배분한 이유#075[ai-infra]에이전트 워크플로 전체를 스케줄링하는 클라우드: Murakkab#076[memory]장문맥 추론의 병목: KV 캐시 용량이 아닌 도착 시간#077[ai-infra]롤아웃과 학습 사이의 빈 시간을 회수하는 Weave#078[ai-infra]AI 스토리지가 작업 의도를 읽는 법: AITURBO의 그룹 I/O#079[ai-infra]데이터센터 전체가 런타임이 되었습니다: 산업계 논문 9편으로 읽는 AI 인프라#080[ai-infra]GPU 15만 장이 있어도 쓸 수 없는 이유#081[ai-infra]조용히 틀린 GPU를 찾는 세 단계: 검출, 장비 격리, 연산 추적#082[ai-infra]모든 요청을 기록하지 않고도 느린 한 요청을 설명하는 법#083[ai-infra]같은 층 수로는 맞지 않는다: Qwen 1조 매개변수 학습의 파이프라인 재설계#084[ai-infra]전체 재시작 없이 GPU 한 장을 교체하는 TrainMover#085[ai-infra]20년 뒤 날씨를 모르면 냉각 용량도 틀린다#086[ai-infra]150 MW 전력 한도에서 GPU 8만3천 장을 운영하는 법#087[ai-infra]네오클라우드의 숫자는 무엇을 증명하는가#088[fabric]AI 클러스터 네트워크 운영의 세 계층: 작업, 경로, 혼잡#089[ai-infra]수천 개 GPU가 스토리지를 기다릴 때, MLPerf 스토리지 2.0 읽는 법#090[arch]GPU부터 FPGA까지, 하나의 스케줄러로 선점하는 법#091[ai-infra]세계 전력 3%보다 중요한 숫자, AI 데이터센터가 몰리는 곳#092[memory]LPDDR6와 SOCAMM2가 서버 메모리로 확장되는 이유#093[memory]HBM 옆에 낸드를 쌓는다: HBF 첫 표준 규격 읽기#094[silicon]CXL은 왜 느린가: PCIe에서 물려받은 실리콘을 4nm로 다시 설계하다#095[silicon]PHY를 없애는 가장 확실한 방법: DRAM 위에 연산 다이를 붙인 d-Matrix Raptor#096[fabric]UALink, NVLink, 이더넷: 스케일업 랙 인터커넥트 비교#097[ai-infra]GPU 한 장에서 모델 일곱 개를 서빙한 Aegaeon#098[ai-infra]GPU 9,600장의 장기 학습을 지킨 ByteRobust#099[fabric]GPU 51만 장을 연결하는 텐센트 Astral 패브릭#100[fabric]스위치를 없앤 스케일업, 트랜시버 속으로 들어간 광 스위칭#101[ai-infra]제한된 NVLink에서 학습한 DeepSeek V3의 하드웨어 요구#102[silicon]Meta MTIA 2i: HBM 없이 총소유비용 44% 절감#103[ai-infra]위에는 컨트롤러 하나, 아래에는 여럿: verl의 설계도 HybridFlow#104[ai-infra]DRAM과 SSD로 KV 캐시를 확장한 Mooncake#105[memory]Meta Vistara: 회수한 DDR4를 CXL 메모리 계층으로 재사용#106[memory]네트워크 없는 KV 캐시: Alibaba가 실물 CXL 2.0 스위치 위에 LLM 서빙을 올리다