코패키지드 옵틱스(CPO)는 잘못된 시점에서 평가되는 경우가 많습니다. 패키지 조립 전 포토닉 칩렛을 측정해 결합 손실이 낮고 목표 데이터율에 도달하면 결과가 완성된 것처럼 보입니다. 그러나 제조는 그 뒤에 시작됩니다. 다이를 배치하고 언더필을 채운 뒤 솔더 리플로 온도에 노출하며, 기판이 휘는 동안 광섬유 배열은 정렬을 유지해야 합니다. 이후 온도와 습도가 접착제와 계면에 작용합니다. 수 µm의 이동만으로도 광 여유가 사라질 수 있습니다.
Intel이 ECTC 2025에 발표한 논문은 이 제조 경계를 다룹니다. 시험 패키지는 XPU와 광섬유 연결형 광 I/O 칩렛을 한 기판에 놓고 EMIB(Embedded Multi-die Interconnect Bridge)로 두 다이를 연결합니다. 광 칩렛은 레이저 경로 8개, 수신 경로 8개와 송신 경로 8개로 구성된 24개 채널을 제공합니다. 250 µm 피치의 1×24 광섬유 배열은 2×12 MT 형식 인터페이스로 이어집니다[1][3]. 연구진은 조립 전후의 삽입 손실을 추적하고 환경 및 기계 스트레스를 적용했습니다.
이 연구는 스위치 대역폭 기록이 아닙니다. 시험 패키지에서 대규모 모델을 학습하거나 애플리케이션 기준으로 몇 Tb/s를 전송했다고 주장하지 않습니다. 대신 광섬유 부착과 패키지 신뢰성을 CPO 아키텍처의 일부로 다룹니다. 공개 요약에서 SAC 솔더 리플로 뒤에도 삽입 손실이 낮고 안정적이었으며, JEDEC 온도 사이클, 무바이어스 고가속 스트레스, 고온 보관과 기계 시험 뒤에 의미 있는 광 성능 열화가 없었다고 보고합니다[1][3]. 이는 제조 공정 결과이며 시스템 벤치마크와 구분해야 합니다.
기계 인터페이스가 된 광 인터페이스
전기 범프는 도전성 접촉이 유지되는 범위에서 어느 정도 형상 오차를 허용합니다. 광 결합은 더 민감합니다. 광섬유와 도파로는 수 µm 크기의 광 모드가 겹쳐야 합니다. 가로 이동, 높이 차이, 각도 오차와 접착제 수축이 각각 삽입 손실을 높일 수 있으며, 같은 배열에서도 광섬유별 손실과 편광 의존성이 달라질 수 있습니다.
이 민감도는 패키지 공차를 배분하는 방식을 바꿉니다. 기판 공급사, 광 칩렛, 광섬유 배열 업체, 접착제와 조립 라인이 최종 정렬에 모두 영향을 줍니다. 공칭 손실 하나만으로는 어느 공정이 여유를 소모했는지 알 수 없습니다. 양산에서는 채널, 패키지 위치, 조립 로트와 스트레스 조건별 분포가 필요합니다. 광 경로 하나가 결합되는지가 아니라 전체 공정을 마친 뒤 24개 가운데 필요한 수의 경로가 손실 예산 안에 남는지를 판단해야 합니다.
250 µm 피치는 물리적 규모도 보여 줍니다. 24개 광섬유는 변형 방지 구조와 커넥터를 넣기 전에도 패키지 가장자리 수 mm를 차지합니다. 같은 가장자리에는 전기 배선, 전력 공급, 냉각 구조와 보드 여유 공간이 필요합니다. CPO는 고속 전기 배선 거리를 줄이지만, 그 일부를 패키지 경계의 광섬유 관리 문제로 바꿉니다.
2×12 인터페이스는 수리 경계도 만듭니다. 광섬유 조립체를 영구 부착할지, 연결형으로 만들지, 패키지와 함께 교체할지를 정해야 합니다. 영구 연결은 계면 수를 줄일 수 있지만 광섬유 손상이 패키지 교체로 이어집니다. 커넥터는 조립과 수리에 유리하지만 정렬 계면과 오염 가능성을 늘립니다.
짧은 거리와 공동 공정을 만드는 EMIB
EMIB는 유기 기판 안에 작은 실리콘 브리지를 매립해 전체 실리콘 인터포저 없이 인접 다이를 짧고 촘촘한 배선으로 연결합니다. CPO에서는 XPU와 광 I/O 칩렛을 서로 다른 공정으로 만들면서 고속 전기 경로를 짧게 유지할 수 있습니다. 컴퓨트 다이는 트랜지스터와 메모리 인터페이스에, 광 다이는 도파로, 변조기, 검출기와 아날로그 회로에 최적화할 수 있습니다.
칩렛 분할은 단일 다이의 수율 결합을 피하지만 두 다이를 독립적으로 만들지는 않습니다. 범프 피치, 브리지 배선, 클록 구조와 전원 무결성을 경계 양쪽에서 함께 맞춰야 합니다. 광 칩렛은 XPU와 기판이 만드는 열 및 기계장 안에 놓입니다. 조립 순서도 중요합니다. 광섬유를 일찍 붙이면 뒤의 리플로를 견뎌야 하고, 늦게 붙이면 완성된 패키지가 남긴 접근 공간 안에서 정렬해야 합니다.
따라서 Intel 논문이 조립을 강조한 것은 아키텍처 판단입니다. 전기 브리지, 광 결합과 패키지 공정이 하나의 인증된 흐름을 이뤄야 합니다. 다이 간 채널만 최적화하면 경제적으로 조립할 수 없는 패키지가 될 수 있고, 광 결합만 최적화하면 전기 경로가 길거나 전력 소모가 커질 수 있습니다.
브리지는 고장 범위도 일부 분리합니다. 알려진 정상 다이(known-good die) 검사가 전기 및 광 기능을 충분히 다루면 불량 광 칩렛을 최종 조립 전에 걸러낼 수 있습니다. 그러나 광섬유 인터페이스는 부착 이후에야 완전히 검사할 수 있고, 최종 브리지 경로는 웨이퍼 프로빙 조건과 다릅니다. 패키지 수율을 다이 합격률의 단순 곱으로 보지 말고 조립 순서에 맞춰 검사 범위를 설계해야 합니다.
첫 번째 제조 관문인 리플로
SAC 리플로는 무연 솔더 접합을 형성하기 위해 패키지를 높은 온도로 올립니다. 열팽창계수가 다른 유기 기판, 실리콘, 유리 광섬유, 금속과 접착제는 가열과 냉각 과정에서 서로 다르게 움직입니다. 패키지 휨은 광 계면을 일시적 또는 영구적으로 이동시킬 수 있고, 접착제 특성도 열 노출 후 달라질 수 있습니다.
따라서 리플로 전후 삽입 손실을 함께 보고하는 것은 중요한 제조 질문에 답합니다. 손실이 안정적이면 부착 구조와 재료 조합이 이 단계를 지나면서 정렬을 유지했다는 뜻입니다. 수명을 모두 입증하는 것은 아닙니다. 리플로는 짧은 사건이지만 실제 장비는 수년 동안 온도 사이클, 진동과 습도를 겪습니다. 그래도 리플로에서 실패하면 장기 신뢰성 시험은 의미가 없으므로 첫 번째 확실한 관문입니다.
양산에 유용한 지표는 짝을 이룬 분포입니다. 각 채널을 리플로 전, 리플로 후와 스트레스 후에 측정하면 초기 조립 편차와 변화량을 구분할 수 있습니다. 평균 손실이 유지돼도 분포 끝의 일부 채널은 실패할 수 있습니다. 여분 레인이 없다면 광 레인이 많은 패키지는 소수의 이상치 때문에 폐기될 수 있으므로 CPO 경제성은 이 분포 끝에 민감합니다.
재작업도 계약을 복잡하게 합니다. 패키지를 다시 가열하거나 인접 부품을 교체하면 광섬유 부착부가 추가 열 사이클을 겪습니다. 한 번의 리플로를 통과한 공정이 여러 번의 열 노출도 견딘다고 볼 수 없습니다. 제조 규격에는 허용 리플로 횟수, 최고 온도, 액상선 이상 유지 시간과 광섬유 조립체의 취급 하중을 명시해야 합니다.
광 고장 원인에 맞춘 신뢰성 시험
온도 사이클은 반복적인 냉각과 가열에서 열팽창 차이와 피로를 검사합니다. 고온 보관은 접착력이나 광 특성을 바꿀 수 있는 재료 변화를 가속합니다. 무바이어스 고가속 스트레스는 온도와 습도를 함께 적용해 전기 바이어스 없이 수분 관련 열화를 찾습니다. 충격과 진동은 커넥터, 광섬유와 부착부의 기계적 강도를 봅니다. Intel의 공개 요약은 적용한 시험에서 의미 있는 광 열화가 없었다고 보고합니다[1][3].
다만 시험 조건과 표본 수가 신뢰 수준을 결정합니다. 인증 주장은 시험 시간, 온도 범위, 습도, 기계 스펙트럼, 패키지 수와 합격 기준을 함께 제시해야 합니다. 이 논문은 해당 집적 방식에 일반적인 패키지 신뢰성 시험을 적용할 수 있음을 보여 줍니다. 출하 제품의 현장 반품 통계를 제공한 것은 아닙니다.
광 모니터링은 가역적인 변화와 영구 손상도 구분해야 합니다. 온도가 올라갈 때 결합점이 움직였다가 실온에서 회복될 수 있고, 접착제 크리프나 박리는 영구적인 이동을 만들 수 있습니다. 스트레스 후 실온에서만 측정하면 실제 동작 온도에서 발생하는 손실을 놓칠 수 있습니다. 양산 플랫폼에는 동작 중 곡선과 스트레스 후 검사가 모두 필요합니다.
XPU는 강하고 불균일한 열원이므로 이 물리 현상을 바꿉니다. 컴퓨트 부하가 없는 신뢰성 시편은 대형 가속기 옆의 온도 구배를 완전히 재현하지 못합니다. 다음 검증에서는 전기 부하, 냉각 접촉 압력과 실시간 광 여유를 결합해야 합니다. CPO는 광 엔진을 뜨거운 다이에 가깝게 놓기 때문에 유리한 기술이므로, 그 근접성을 신뢰성 조건에서 제외할 수 없습니다.
시스템 변수가 되는 24채널 수율
채널 구성은 단일 집계 대역폭보다 많은 정보를 줍니다. 레이저 경로 8개는 광을 분배하고, 수신 경로 8개는 XPU 쪽으로 데이터를 전달하며, 송신 경로 8개는 밖으로 데이터를 보냅니다. 내부 분배 방식에 따라 레이저 경로 하나의 고장이 여러 신호에 영향을 줄 수 있습니다. 변조기, 검출기와 결합기가 만드는 손실이 다르므로 송신 및 수신 예산도 같지 않을 수 있습니다.
따라서 평균 삽입 손실만으로 레인 가용성을 설명할 수 없습니다. 레이저 입력부터 광 소자와 전기 레인까지의 의존 관계가 필요합니다. 하나의 광섬유나 레이저 경로가 여러 채널을 끄면 여분 구조는 공유 지점보다 앞에 있어야 합니다. 고장이 독립적이면 개별 예비 레인으로 충분할 수 있습니다. 물리 구성이 가장 저렴한 복구 방식을 결정합니다.
검사 시간도 비용입니다. 24개 광 경로를 온도와 제조 단계마다 측정할 때 정렬이나 파장 스윕이 느리면 최종 검사가 병목이 됩니다. 내장 센서, 루프백과 교정된 광 탭은 다이 면적을 늘리지만 패키지 검사 시간을 줄일 수 있습니다. 대량 생산성을 주장하려면 모든 경로를 실험실에서 측정할 수 있다는 사실보다 처리량과 오판정률을 보여 줘야 합니다.
정상 광 다이 판정은 디지털 다이보다 어렵습니다. 웨이퍼 수준 광 프로브로 변조기와 검출기를 선별할 수 있지만 최종 모드 변환과 배열 형상은 조립에 따라 달라집니다. 이번 흐름은 패키지 공정 전체에서 광 성능을 추적했다는 점에서 이 간극을 줄입니다.
논문이 입증한 것과 남은 것
이 연구는 광섬유 기반 광 I/O 칩렛을 EMIB로 XPU 옆에 집적하고 현실적인 패키지 조립 및 신뢰성 흐름을 적용할 수 있음을 입증했습니다. 솔더 리플로 뒤에도 삽입 손실이 무너지지 않았고, 공개된 환경 및 기계 스트레스에서 의미 있는 열화가 없었습니다[1][3]. 패키지 전 아이 다이어그램 하나보다 제조 가능성을 더 강하게 뒷받침하는 근거입니다.
반면 애플리케이션 트래픽, 전체 포트 전력과 플러거블 광 모듈 대비 비용을 제시하지 않습니다. 모든 냉각 및 커넥터 조건의 현장 수명도 입증하지 않았습니다. 집계 레인 속도, XPU가 동작할 때의 오류율, 레이저 효율과 수리 정책은 제품을 판단하려면 더 필요합니다.
다음 연구는 공정 관점을 유지하면서 이 증거를 더해야 합니다. 채널별 손실 분포, 패키지 휨, 열 지도, 오류율과 에너지를 스트레스 전후로 함께 제시해야 합니다. 허용 가능한 불량 레인 수와 재매핑 방식도 밝혀야 합니다. XPU가 대표 부하를 실행하는 동안 광 성능을 측정하면 패키지의 실제 조건에 가까워집니다.
시스템 판단: 패키지 안으로 이동한 인증 경계
플러거블 광 모듈은 커넥터와 보드 배선 뒤에 송수신기를 분리합니다. CPO는 이 전기 거리를 상당 부분 없애지만, 광 인터페이스를 컴퓨트 패키지의 제조 및 신뢰성 영역으로 옮깁니다. 광 정렬은 XPU와 같은 리플로, 기판 휨, 냉각 압력과 수리 정책의 영향을 받습니다.
Intel 논문의 가치는 제품이 자주 실패하는 조립 단계에서 이 교환 관계를 평가한 데 있습니다. EMIB는 짧은 전기 경로를 제공하고 24채널 광섬유 시스템은 광 및 기계 경로를 드러냅니다. 두 경로를 따로 인증할 수 없습니다. 실제 CPO 지표는 실험실 최고 대역폭이 아니라 조립 스트레스 이후 제조된 패키지당 사용할 수 있는 광 대역폭이며, 이를 얻기 위한 수율과 검사 비용을 포함해야 합니다.
구매자와 시스템 설계자가 CPO 업체에 물어야 할 질문도 달라집니다. 최고 Tb/s만으로는 부족합니다. 리플로 전후의 채널별 손실 분포, 실제 동작 온도의 여유, 스트레스 표본 수, 커넥터 또는 광섬유 교체 정책과 정상 레인 판정 기준을 확인해야 합니다. 이런 질문에 답하는 설계는 실험실 밀도가 다소 낮아 보여도 배치된 시스템에서 더 많은 대역폭을 제공할 수 있습니다. 광 소자 시연과 패키지 기술의 차이는 여기에 있습니다.
출처와 저작권 안내
이 글은 Intel의 ECTC 논문, ECTC 공식 프로그램과 IEEE EPS가 공개한 기술 발표를 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 분석입니다. 보고된 조립 및 신뢰성 범위를 우리 표현으로 다시 설명했으며, 원문의 사진, 단면, 차트와 표를 옮기지 않았습니다. 하드웨어 도판은 이 글을 위해 새로 제작한 개념도이며 Intel 제품 형상이 아닙니다. 원 논문의 저작권은 (c) IEEE 2025에 있습니다. 원문은 doi:10.1109/ECTC51687.2025.00012에서 확인할 수 있습니다.