적층 트랜지스터는 회로를 구동해야 로직 기술이 됩니다. TSMC는 앞선 연구에서 48 nm 게이트 피치에 nFET과 pFET을 수직으로 배치한 단일체 CFET을 제시했습니다. IEDM 2025 논문은 여기서 한 단계 더 나아가 48 nm 미만 피치에서 동작하는 101단 링 오실레이터와 6T SRAM 비트 셀을 구현했습니다[1]. 소자 특성 곡선을 넘어 피드백 회로와 메모리 회로가 동작했다는 점이 이번 결과의 핵심입니다.
두 시험 회로는 서로 다른 문제를 검증합니다. 링 오실레이터는 다수의 인버터를 고리로 연결하므로 절연, 콘택트 또는 한 단계의 결함만으로도 발진하지 않을 수 있습니다. 6T SRAM은 교차 연결된 인버터 두 개와 액세스 트랜지스터를 좁은 면적에 넣기 때문에 소자 특성과 로컬 배선을 분리해서 평가할 수 없습니다. 두 회로가 모두 동작했다는 것은 수직 트랜지스터 한 쌍이 아니라 반복되는 로직과 상태 저장 회로를 공정이 지원한다는 뜻입니다.
나노시트를 끊어 회로 경계를 만드는 방식
TSMC는 링 오실레이터 안에서 이웃 소자를 분리하기 위해 나노시트 절단 절연(NCI)을 적용했습니다. 적층 채널은 면적을 줄이지만, 옆 구조와의 누설이나 불완전한 절단이 남으면 인버터 연결이 깨집니다. 따라서 101단 발진기는 동일한 절연 구조를 반복해서 적용하고도 피드백이 유지되는지를 확인하는 시험입니다.
학회 공개 자료는 나노시트 기반 단일체 CFET 공정으로 게이트 피치를 48 nm 아래까지 줄였다고 밝힙니다[2]. 다만 초록에는 발진 주파수와 단계당 지연이 공개되지 않았습니다. 이 범위에서는 회로 연결과 스위칭이 가능하다고 판단할 수 있지만, 전력·속도·수율에서 기존 나노시트 CMOS보다 낫다고 결론 내릴 수는 없습니다.
SRAM에서는 로컬 배선이 소자만큼 중요한 이유
SRAM은 교차 연결된 인버터 노드를 짧게 이어야 하므로 밀도 검증이 더 까다롭습니다. TSMC는 고밀도형과 고전류형 셀을 위해 두 종류의 맞댐 콘택트(BCT)를 제시했습니다[1]. nFET과 pFET을 서로 다른 높이에 두면 단자 연결 방식이 이론적인 소자 면적 이점을 최종 셀에서도 유지할 수 있는지를 결정합니다.
두 셀은 설계의 우선순위가 다릅니다. 고밀도 셀은 면적을 줄이고, 고전류 셀은 더 큰 구동력을 확보합니다. 이는 CFET에서도 하나의 만능 레이아웃이 아니라 용도별 소자와 콘택트 조합이 필요함을 보여 줍니다. 기존 표준 셀 설계와 비슷하지만 수직 방향의 정렬, 기생 성분과 공정 변동이 추가됩니다.
연구진은 두 셀이 동작했고 비교 대상 가운데 가장 작은 SRAM 비트 셀이라고 설명합니다[1][2]. 그러나 공개 자료에는 어레이 크기, 비트 수율, 읽기 마진 분포와 데이터 유지 특성이 없습니다. 한 개의 비트 셀이 동작하는 것은 회로 단계의 성과이며, 고밀도 SRAM 매크로는 주변 회로와 여분 셀 및 통계 수율까지 검증해야 합니다.
소자 가능성에서 회로 가능성으로 이동한 변화
CFET의 면적 이점은 n형과 p형 소자를 수직으로 쌓는 그림만으로 설명되곤 합니다. 이번 결과는 주변 구조가 실제 성패를 좌우한다는 점을 보여 줍니다. NCI가 회로 경계를 만들고, BCT가 인버터 노드를 연결하며, 이 구조가 101단과 두 SRAM 레이아웃에서 반복되어야 합니다. 수직 적층이 실제 셀에 도달하려면 이런 구조가 함께 동작해야 합니다.
다음 연구에서는 동일 전압과 구동 조건에서 링 오실레이터의 에너지와 지연을 기존 구조와 비교해야 합니다. SRAM은 어레이 수준 수율, 읽기·쓰기 마진, 누설과 반복 동작 데이터를 제시해야 합니다. 표준 셀은 배선된 블록에서 면적 이점을 확인해야 하며, 콘택트와 상위 금속층 때문에 로컬 밀도 개선이 사라지지 않는지도 검증해야 합니다.
이번 논문은 CFET이 소자 구현 가능성에서 회로 구현 가능성으로 넘어갔음을 보여 줍니다. 다만 학회용 시험 회로에서 제품 인증을 받은 로직 플랫폼으로 넘어간 것은 아닙니다. 이 구분은 성과를 낮춰 보는 것이 아니라 다음 논문이 입증해야 할 기준을 명확히 합니다.
101단은 인버터 하나보다 반복성을 더 엄격하게 보는 기준
인버터 하나는 기생 성분, 콘택트 저항 또는 문턱전압 균형이 제품용 라이브러리에 부적합해도 스위칭할 수 있습니다. 링 오실레이터는 이런 약점을 여러 단계에 걸쳐 누적합니다. 발진 주기는 모든 단계의 지연을 포함하고, 고리 안에 단선이나 단락이 하나만 있어도 동작이 멈출 수 있습니다. 따라서 101단 발진은 한 경로에서 다수의 CFET 쌍과 로컬 연결이 반복 가능하다는 증거입니다.
다만 성능 비교에는 조건이 더 필요합니다. 발진했다는 사실은 고리에 이득과 유한한 지연이 있음을 보여 주지만, 공개 초록에는 주파수, 공급 전압, 부하와 전력이 없습니다. 이 조건이 없으면 단계당 지연을 기존 나노시트 구조와 비교할 수 없습니다. 공급 전압을 올리면 빠르게 보일 수 있지만 밀도 축소에서 기대한 에너지 이점을 잃을 수 있습니다. 여러 전압에서의 지연과 에너지, 소자 및 웨이퍼별 분포가 함께 공개되어야 합니다.
나노시트 절단 절연도 명칭이 아니라 설계 규칙으로 평가해야 합니다. 이 구조는 적층으로 절약한 피치를 다시 소비하지 않으면서 이웃 채널을 완전히 끊어야 합니다. 정렬과 식각 여유가 셀을 얼마나 가깝게 붙일 수 있는지를 결정합니다. 절연 주변에 넓은 금지 영역이 필요하면 게이트 피치는 좁아도 표준 셀 폭은 커질 수 있습니다. 전기적 분리, 패터닝 가능성과 레이아웃 밀도를 함께 봐야 합니다.
두 SRAM 셀은 라이브러리 선택 문제를 보여 주는 효과
고밀도형과 고전류형은 같은 동작을 반복한 결과가 아닙니다. CFET SRAM도 풀업, 풀다운과 접근 트랜지스터 사이의 구동 비율을 목적에 맞게 정해야 함을 보여 줍니다. 작은 셀은 면적을 줄이지만 쓰기 전류 여유가 작아질 수 있고, 강한 셀은 안정성을 높이는 대신 면적, 커패시턴스 또는 누설을 사용합니다. 수직 적층은 이런 회로 비율을 없애지 않으며, 이를 구현하는 형상과 콘택트를 바꿉니다.
6T 셀의 내부 노드는 교차 연결되므로 맞댐 콘택트가 중요합니다. 서로 다른 높이에 있는 소자를 상위 금속층으로 우회하지 않고 짧게 이어야 밀도를 유지할 수 있습니다. 그러나 국부 수직 연결의 저항과 커패시턴스는 읽기 및 쓰기 시간에 직접 들어갑니다. 정렬 오차가 셀의 양쪽에 서로 다른 영향을 줄 수도 있습니다. 두 종류의 BCT를 제시한 것은 콘택트가 고정된 후공정 요소가 아니라 회로 최적화 변수임을 뜻합니다.
동작하는 비트 셀은 메모리의 첫 질문에만 답합니다. 실제 어레이에는 워드라인과 비트라인 드라이버, 감지 증폭기, 프리차지 회로, 여분 셀과 오류 수리가 필요합니다. 단일 셀에서 보이지 않던 비트라인 커패시턴스가 접근 에너지를 지배할 수 있습니다. 읽기·쓰기 마진도 공정, 전압과 온도 분포를 만족해야 합니다. 동작하는 가장 작은 셀이 가장 작고 신뢰할 수 있는 매크로로 바로 이어지지는 않습니다.
단일체 적층은 열과 공정 온도를 함께 묶는 방식
단일체 CFET은 하나의 밀접한 공정 흐름 안에서 두 극성의 소자를 형성합니다. 완성된 웨이퍼 두 장을 접합하는 방식보다 정렬 정밀도를 높일 수 있지만, 아래 소자는 위 소자를 만드는 후속 공정을 겪습니다. 도펀트 활성화, 에피택시, 절연막과 금속 일함수 공정이 하나의 열 예산 안에 들어가야 합니다. 한 극성에 유리한 공정 변경이 다른 극성의 여유를 줄일 수 있습니다.
활성 채널을 세로로 놓으면 자가 발열 경로도 달라집니다. 아래 소자의 열은 주변 절연막과 위쪽 구조를 지나 일부 방열 경로에 도달합니다. 성긴 시험 발진기의 평균 전력은 낮을 수 있지만, 조밀한 로직 블록과 SRAM 어레이에서는 동시 동작이 지속됩니다. 타이밍 분석에는 층별 열저항을 반영해 온도에 따른 이동도와 누설 변화를 계산해야 합니다.
신뢰성도 층별로 평가해야 합니다. 게이트 절연막 열화, 콘택트 전자이동과 층간 절연 파괴의 응력이 위아래에서 다를 수 있습니다. 하나의 공유 연결부가 약하면 셀 전체가 고장납니다. 제품 인증은 개별 트랜지스터의 수명을 회로에 그대로 적용하지 않고 여러 동작 패턴에서 가속 스트레스를 수행해야 합니다.
삼성과 TSMC는 서로 다른 성숙 단계를 보여 주는 효과
삼성전자의 42 nm 3DSFET과 TSMC의 48 nm 미만 CFET 회로를 피치 하나로 순위를 매겨서는 안 됩니다. 삼성전자는 더 좁은 피치에서 6개 채널, 에피택시와 중간 절연층의 공정 통합을 강조합니다. TSMC는 긴 발진기와 SRAM 셀을 통해 로컬 배선과 회로 동작까지 범위를 넓혔습니다. 앞의 결과는 소자와 공정 경계의 증거가 강하고, 뒤의 결과는 회로 반복성으로 한 단계 더 이동했습니다.
두 연구를 함께 보면 양산 기술의 검증 순서가 드러납니다. 소자의 전기적 제어가 적층 뒤에도 유지되어야 하고, 콘택트가 면적 이점을 보존해야 하며, 반복 셀과 어레이 및 배선 블록이 통계 분포를 만족해야 합니다. 한 학회 시험물이 네 단계를 모두 입증하지는 않습니다. 따라서 CFET 발표를 볼 때는 어느 층의 증거를 제공하는지 먼저 물어야 합니다.
제품 관련성을 입증할 다음 자료
다음 공개에서는 동일 공정의 표준 셀 라이브러리와 SRAM 매크로가 함께 필요합니다. 로직은 배치·배선한 벤치마크 블록의 면적, 주파수, 동적 에너지와 누설을 최신 GAA 기준과 비교해야 합니다. 메모리는 어레이 크기, 비트 수율, 읽기·쓰기 마진, 데이터 유지와 오류 수리 가정을 제시해야 합니다.
회로 자료에는 제조 분포도 따라야 합니다. 층별 임계 치수와 정렬 오차, 콘택트 저항, 결함 지도와 여러 웨이퍼의 성능이 필요합니다. 열 측정도 짧은 기능 시험이 아니라 지속 동작을 포함해야 합니다. 요구 수준이 높지만 공정 단계가 늘어난 비용을 정당화하려면 이 증거가 필요합니다.
TSMC의 결과는 수직 적층한 상보 소자가 48 nm 미만 피치에서 반복 피드백 회로와 상태 저장 셀을 만들 수 없다는 우려를 해소했습니다. 아직 배선 후 전력·속도·밀도와 어레이 수율의 경쟁력까지 입증한 것은 아닙니다. 현재 단계의 정확한 평가는 회로 구현 가능성을 확인했고 양산 공정으로 이어질 조건이 명확해졌다는 것입니다.
출처와 저작권 안내
이 글은 TSMC의 IEDM 2025 논문과 학회 공식 초록을 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 요약입니다. 회사의 공개 연구 기록은 배경 확인에만 사용했으며 기술 내용은 우리 표현으로 다시 설명했습니다. 원문의 문장, 회로 레이아웃, 표와 도판을 옮기지 않았습니다. 본문 도판은 이 글을 위해 새로 제작했습니다. 학회 논문의 저작권은 (c) IEEE 2025입니다.