HBM은 인터페이스를 넓혀 대역폭을 얻습니다. 이 물리 구조 때문에 메모리 다이 내부에는 잘 드러나지 않는 문제가 생깁니다. 많은 데이터 그룹에 정확한 샘플링 클록을 동시에 전달해야 합니다. 기존 클록 분배망은 쓰기 데이터 스트로브(Write Data Strobe, WDQS)를 받은 곳에서 I, Q, IB, QB의 4상 클록을 만든 뒤 네 신호를 각각 긴 금속 배선으로 보냅니다. 2.5 GHz 클록의 주기는 400 ps입니다. 목적지가 가깝든 멀든 배선 용량과 리피터는 매초 수십억 번 전환합니다[1].
서정범, 조윤서, 신유환, 최재혁 연구진이 ISSCC 2025에서 발표한 회로는 네 위상을 만드는 위치를 바꿉니다. 다이 전체에는 위상 순서를 담은 저주파 신호 하나만 보내고, 각 DQ 그룹 가까이에서 주입 잠금 4상 클록 발생기(Injection-Locked Quadrature-Clock Generator, IL-QCG)가 네 위상을 다시 만듭니다. 논문이 제시한 2.5 GHz 동작점에서 로컬 발생기는 850 µW를 소비하며 2~5 GHz 범위를 지원합니다. HBM에 더 중요한 특징은 WDQS가 멈출 때 함께 정지하고 다시 들어오는 첫 유효 에지부터 정해진 위상으로 시작한다는 점입니다[1][2].
850 µW가 HBM 적층 전체의 전력이라는 뜻은 아닙니다. 전체 HBM 전력이 일정 비율로 줄었다는 측정도 아닙니다. 40 nm CMOS 시험 칩에서 클록 생성과 분배 방식을 검증한 결과입니다. 직접 확인된 근거는 클록 경로에 있습니다. 제안한 분배망 전력은 비교 기준의 1/17이고, 입력 클록 지터는 3.02 ps RMS에서 1.31 ps RMS로, 전원 유발 지터는 5.80 ps RMS에서 1.73 ps RMS로 줄었습니다[1][2]. 실제 HBM에 적용할 수 있는지는 전체 다이와 패키지, 전압, 온도, 동작률, 제조 편차를 포함한 뒤에도 이 이점과 정확성이 유지되는지에 달려 있습니다.
긴 배선에서 커지는 4상 클록의 비용
1/4 속도 동작은 클록 주파수를 낮추는 대신 위상 수를 늘립니다. 전체 데이터 속도보다 낮은 내부 클록으로 여러 비트를 처리하려면 90도 간격의 네 에지를 사용합니다. 네 클록은 목적지에서도 같은 간격을 유지해야 합니다. 위상 오차가 생기면 샘플링 에지가 데이터 전환 시점에 가까워지고 타이밍 여유가 그만큼 줄어듭니다.
HBM에서는 세 조건이 이 문제를 키웁니다. 첫째, DQ 핀과 데이터 그룹이 많습니다. 논문은 HBM4를 염두에 둔 구성으로 64개 DWORD, DWORD당 32개 DQ 핀과 6개 DQ 그룹을 설명합니다[1]. 상용 제품의 실제 플로어플랜은 달라질 수 있지만 목적지가 늘수록 클록 부하도 곱해진다는 방향은 같습니다.
둘째, 배선 면적이 제한됩니다. 길이를 맞춘 네 배선과 차폐, 리피터가 데이터, 전원, 시험, 제어 배선과 자리를 나눠야 합니다. 폭이 좁은 금속은 저항이 커지고 부하가 조금만 달라도 위상 오차가 생깁니다. 목적지의 보정기가 네 위상의 간격을 다시 맞출 수는 있지만 이미 네 개의 긴 배선을 전환하는 데 쓴 에너지는 되돌리지 못합니다.
셋째, 로컬 전원망에는 잡음이 있습니다. 명령에 맞춰 많은 데이터 구동기와 수신기가 동시에 전환하면 전류가 짧은 시간에 바뀝니다. 전압 변화는 리피터 지연을 바꾸므로 깨끗했던 입력 클록도 다이를 가로지르는 동안 전원 유발 지터(Power-Supply-Induced Jitter, PSIJ)를 얻습니다. 목적지에서 DLL로 위상 간격만 고쳐서는 이 시간 잡음을 충분히 줄이지 못할 수 있습니다.
따라서 설계 목표는 전력만 낮은 클록 버퍼가 아닙니다. 전환 용량을 줄이면서 네 위상의 순서를 보존하고, 입력과 전원 잡음을 걸러내며, HBM의 간헐적인 버스트 동작까지 지원하는 분배 구조가 필요합니다.
한 배선에 담긴 네 위상의 순서
제안한 4상 위상 순환 분주기(Quadrature-Phase-Rotating Divider, QPRD)는 동시에 존재하는 네 위상을 시간 순서로 바꿉니다. I, Q, IB, QB를 네 개의 고주파 배선으로 나란히 보내지 않고, I→Q→IB→QB 순서로 선택한 단일 신호를 낮은 주파수로 전달합니다. 논문에서는 이 전달 신호의 주파수를 fQCK/4.25로 만들었고, 비교한 기존 클록망 대비 분배 전력을 1/17로 낮췄습니다[1].
4.25라는 분주비는 단순히 주파수를 낮추기 위한 값이 아닙니다. 4로만 나눈 신호는 평균 주파수를 전달할 수 있지만 다음에 재생할 위상이 어느 것인지 충분히 알려주지 못할 수 있습니다. QPRD는 90도씩 진행하는 위상 정보를 에지 간격에 담습니다. 원격 발생기가 받는 것은 느린 사각파 하나가 아니라 네 위상 상태를 직렬화한 시간 정보입니다.
즉, 이 회로는 표현 방식을 바꿉니다. 기존 방식은 네 배선의 전압을 동시에 보고 현재 위상을 알 수 있습니다. 제안 방식은 한 배선의 에지 시점을 보고 위상 순서를 복원합니다. 다이를 가로지르는 고주파 배선과 전환 횟수를 줄이는 대신 목적지의 로컬 회로가 해독과 재생을 맡습니다.
이 교환이 유리하려면 로컬 회로의 비용이 없앤 분배망보다 작아야 합니다. 목적지마다 IL-QCG를 두면 발진기, 주입 회로, 보정 회로와 상태 저장이 추가됩니다. 실제 비교에서는 850 µW와 면적에 발생기 수를 곱하고 QPRD와 남은 기준 배선까지 더해야 합니다. 1/17은 논문이 비교한 분배 부분의 결과이며 전체 클록 전력이 자동으로 17분의 1이 된다는 뜻이 아닙니다.
로컬 클록 재생을 맡은 주입 잠금
주입 잠금(injection locking)은 발진기를 목표 주파수 근처에서 동작시킨 뒤 외부 에지로 위상을 끌어 맞추는 방식입니다. 동기가 잡히면 낮은 주파수나 작은 구동력의 기준 신호가 목적지의 큰 부하를 직접 움직이지 않아도 로컬 발진기가 강한 에지를 만듭니다. 발진기의 위상 응답을 이용하면 입력의 일부 시간 변동을 줄이면서 평균 주파수를 유지할 수 있습니다.
논문의 IL-QCG는 링 디지털 제어 발진기(Ring Digitally Controlled Oscillator, RDCO)에서 네 위상을 만듭니다. 전달 신호에서 만든 주입 이벤트가 어느 로컬 위상을 기준 에지에 맞출지 정합니다. 주파수 오차와 4상 간격 오차를 보정하는 경로도 들어 있습니다. 공개된 동작점에서는 보정 전 2도를 넘던 4상 오차를 보정 뒤 0.3도 미만으로 낮췄습니다[1].
이 동작은 리피터로 에지를 복사하는 것과 다릅니다. 리피터 체인은 입력의 느린 위상 이동을 그대로 전달하며 자체 전원 민감도까지 더합니다. 로컬 발진기는 위상 상태를 가지고 있고, 주입 에지는 이 상태를 주기적으로 바로잡습니다. 어떤 입력 지터가 출력까지 전달되는지는 발진기의 동특성이 결정합니다.
같은 성질이 위험 조건도 만듭니다. 자유 발진 주파수, 주입 세기, 보정값이 잠금 범위를 벗어나면 위상이 틀어지거나 잘못된 상태로 동기화될 수 있습니다. 실제 구현에서는 배경 보정을 믿기 전에 공정, 전압, 온도와 노화 범위에서 잠금 조건을 보장해야 합니다. 가장 먼 목적지까지 기준 신호의 진폭과 에지 품질도 유지되어야 하며, 재설정 뒤 모든 DQ 그룹이 같은 신호를 I로 해석해야 합니다.
DPLL 선행 구조에 남았던 기동 시간
같은 연구진은 앞서 1~4 GHz에서 동작하는 900 µW DPLL 기반 4상 클록 발생기를 발표했습니다[3]. 이 회로도 하나의 낮은 주파수 클록만 배분하고 목적지에서 네 위상을 만들며 입력 지터를 걸러냈습니다. 긴 4상 배선 대신 압축한 시간 기준을 보내고 부하 가까이에서 재생한다는 기본 방향을 먼저 확인한 결과입니다.
다만 PLL은 보통 잠금 상태를 얻거나 복구하는 데 시간이 필요합니다. 선행 방식은 동기화된 모드 전환을 사용하고 유휴 상태에도 더 낮은 주파수의 기준 클록을 유지했습니다. 전체 속도로 계속 동작하는 것보다는 전력이 작지만 전달 클록을 완전히 없앤 상태와는 다릅니다.
HBM의 쓰기 스트로브는 계속 들어오지 않습니다. 명령이 없을 때는 조용하다가 버스트가 시작되면 바로 유효한 샘플링 에지가 필요합니다. PLL과 기준 경로를 계속 켜면 대기 전력을 쓰고, 완전히 끄면 첫 버스트 앞에 재잠금 시간을 두거나 프로토콜의 여유 시간을 늘려야 합니다.
IL-QCG는 긴 재잠금 대신 디지털 보정 상태를 남겨두고 첫 복귀 이벤트에 주입 동기를 맞춥니다. 논문 제목의 즉시 전환(instant toggling)이 의미하는 구조적 차이입니다. 물리적 지연이 0이라는 뜻이 아니라 여러 주기의 PLL 안정화 구간을 기다리지 않고 제시한 순서에서 첫 유효 출력 클록을 만든다는 의미입니다.
프로토콜의 일부가 된 첫 클록 에지
출력이 필요하지 않다면 발진기를 멈추는 일은 어렵지 않습니다. 다시 시작할 때 어느 위상인지 보장하는 일은 더 어렵습니다. 다음 에지가 I, Q, IB, QB 중 무엇인지 알아야 하고 링 상태를 맞춰야 하며, 첫 주기가 지나치게 짧거나 길어 플립플롭의 셋업 시간을 침해해서도 안 됩니다.
이 회로는 입력이 멈춰도 보정 코드를 유지합니다. 전달 신호가 사라지면 발진기와 주입 노드를 정의한 상태로 돌리고 자유 발진을 계속하지 않습니다. 입력이 돌아오면 QPRD가 위상 순서를 이어가고 로컬 링이 저장한 주입 위상에서 시작합니다. 첫 출력 에지를 특정 위상과 연결할 수 있는 이유입니다[1].
QPRD는 재기동 경계에서 분주기의 동작도 바꿔 듀티 사이클을 보존하고, 원격 기준 신호를 만드는 플립플롭의 셋업 시간 위반을 피합니다. 즉시 기동은 발진기 하나의 성질이 아닙니다. 소스 분주기, 긴 배선, 펄스 생성, 주입, 보정 상태, 출력 게이팅이 하나의 기동 경로를 이룹니다.
상용 HBM에서는 이 경로를 별도 타이밍 항목으로 정의해야 합니다. 명령부터 첫 클록까지의 지연, 첫 주기의 폭, 초기 몇 에지의 최대 위상 오차, 유휴 시간에 따른 차이, 끊기거나 규격에 맞지 않는 스트로브 뒤의 복구를 제시해야 합니다. 정상 상태의 지터 값만으로 버스트 진입 정확성을 대신할 수 없습니다.
입력 지터와 전원 유발 지터의 분리
논문은 입력 클록 지터와 PSIJ를 나눠 측정합니다. 입력 지터는 전달 기준 신호에 이미 들어 있는 시간 오차입니다. 로컬 발생기의 출력이 입력보다 깨끗하려면 그 오차의 일부를 줄여야 합니다. ISSCC 보도자료는 해당 시험에서 3.02 ps RMS가 1.31 ps RMS로 줄었다고 보고합니다[2].
PSIJ는 로컬 전원과 클록 회로 안에서 생깁니다. 링 발진기, 주입 펄스 발생기, 버퍼와 출력 부하가 전압 변화를 시간 변화로 바꿀 수 있습니다. 제안 회로는 주입 잠금 동작과 RDCO의 전원 필터를 결합합니다. 논문은 15 MHz 이상의 전원 잡음을 줄이는 네이티브 NMOS 기반 RC 경로와 이를 보완하는 클록 경로의 응답을 설명합니다[1].
보도자료의 PSIJ 결과는 5.80 ps RMS에서 1.73 ps RMS입니다[2]. 이 값에는 시험 조건이 따라야 합니다. RMS 지터는 주입한 잡음의 크기와 주파수 분포, 적분 대역폭, 동작 주파수, 전원 전압, 측정 위치에 따라 달라집니다. 같은 기준이 아니면 다른 회로의 지터 숫자와 직접 비교하거나 HBM 전체의 보증값으로 사용할 수 없습니다.
그래도 시스템 방향은 분명합니다. DQ 그룹 가까이에서 클록을 만들면 공용 전원 잡음에 노출되는 긴 지연 경로가 줄어듭니다. 목적지별 필터도 적용할 수 있습니다. 다음에 확인할 문제는 많은 로컬 발진기가 동시에 동작할 때 상관된 전원 움직임이나 기판 결합이 한 블록 시험보다 큰 지터를 만드는지입니다.
850 µW에 포함된 회로 경계
850 µW는 40 nm CMOS 시험 칩에서 2.5 GHz의 4상 출력을 만드는 제안 QCG의 소비 전력입니다[1]. 1 mW 미만의 회로에 즉시 재기동, 보정과 지터 필터링을 함께 넣었다는 점에서 의미가 있습니다. 동작 범위는 2~5 GHz이며 논문이 목표로 삼은 HBM의 1/4 속도 클록 구간을 포함합니다.
다만 비트당 에너지 수치가 아닙니다. 분모는 DQ 트래픽이 아니라 클록 발생기 하나입니다. 연결된 데이터 그룹이 반복 비트를 보내든 무작위 데이터를 보내든 활성 상태의 발생기 전력은 비슷할 수 있습니다. 인터페이스 예산으로 바꾸려면 QCG 수, 동작률, QPRD와 분배망 전력, 게이팅 단위, 발생기 하나가 담당하는 데이터 속도를 알아야 합니다.
1/17의 분배 결과와 850 µW의 로컬 결과도 전력표의 다른 항목입니다. 긴 배선 네 개를 하나로 줄인 효과는 용량, 전압의 제곱, 주파수와 전환률에 비례하는 동적 전력에서 나옵니다. 목적지 발진기는 수만큼 활성 전력과 누설 전력을 더합니다. 같은 다이 구조와 공정 조건, 명령 추적에서 기존 방식의 전체 클록 전력과 제안 방식의 전체 클록 전력을 비교해야 합니다.
서울대학교의 수상 발표는 이 구조가 기존 방식 대비 HBM 클록 분배 전력을 10분의 1 미만으로 낮췄다고 설명합니다[4]. 논문의 분배망 결과와 방향은 맞지만 HBM 소자 전체의 전력이나 발열이 같은 비율로 줄었다는 뜻으로 확대하면 안 됩니다. DRAM 코어, 입출력 구동기, 리프레시, 트레이닝, TSV와 패키지 손실은 이 클록 블록 밖에 있습니다.
회로 검증과 HBM 제품 검증의 경계
ISSCC 논문은 집중된 회로 기여를 입증합니다. 이 연구는 4상 정보를 순환해 보내는 분배 방식, 주입 잠금 발생기, 보정된 위상 정확도, 지터 필터링과 기동·정지 동작을 측정했습니다. 2026년 ISSCC에서 전년도 아시아·태평양 지역 우수 논문에 주는 2025 Takuo Sugano Award를 받았습니다[4]. 수상은 기술적 중요성을 보여주지만 제품 검증을 대신하지 않습니다.
공개 자료에는 이 클록망을 넣은 완전한 HBM 적층이 메모리 트래픽을 실행한 결과가 없습니다. 적층 전체 에너지, 열 지도, 다중 다이 결합, 양산 수율, 수리 방식과 장기 신뢰성도 제시하지 않습니다. 40 nm 시험 칩은 실제 고급 HBM 베이스 다이 공정과 소자 속도, 전원, 배선 저항과 누설이 다릅니다.
미세 공정은 이점과 비용을 함께 만듭니다. 로컬 로직의 용량과 보정 면적은 줄일 수 있지만 좁은 전역 금속의 저항은 커질 수 있습니다. 낮은 전압은 CV²f 전력을 줄이지만 전압 여유와 잡음 여유도 줄입니다. 많은 발진기를 촘촘히 배치하면 전원과 기판을 통한 결합이 생길 수 있습니다. 공정 이름만으로 결론을 옮기지 말고 실제 통합 조건에서 측정해야 합니다.
단일 전달 신호는 새로운 고장 범위도 만듭니다. 그 신호에 문제가 생기면 목적지에서 재생한 네 위상이 모두 영향을 받습니다. 보정 코드가 손상되거나 전압과 온도가 바뀐 뒤 오래된 값이 될 수도 있습니다. 잠금 검출, 제한된 재시도, 안전한 클록 차단, 스캔 관찰점과 한 DQ 그룹의 고장을 이웃과 분리하는 방법이 필요합니다.
버스트 경계를 포함한 검증 항목
중요한 검증 순서는 정상 상태 밖에서 시작하고 끝납니다. 유휴 시간, 명령 간격, 재기동할 때의 기준 위상, 전압 강하 시점, 주파수와 온도, 이웃 DQ 그룹의 동시 동작을 바꿔야 합니다. 측정 전에 몇 주기를 버리지 말고 첫 출력 클록부터 확인해야 합니다.
형식 검증은 위상 이름과 분주 순서를 다룰 수 있습니다. 모든 정상 기동 뒤 I, Q, IB, QB가 정해진 순서로 나와야 하고 최소 폭보다 짧은 펄스가 없어야 하며, 입력이 멈추면 제한된 시간 안에 출력이 안전한 상태로 가야 합니다. 보정값을 바꿀 때 위상이 바뀌거나 여분의 에지가 생겨서는 안 됩니다.
아날로그 및 혼합신호 검증은 잠금 범위, 주입 세기, 발진기 기동, 전원 필터와 디지털 경계의 준안정성을 포함해야 합니다. 몬테카를로 분석에서는 대표 파형 하나가 아니라 4상 오차와 기동 시간의 분포를 보고해야 합니다. 큰 베이스 다이에서는 전역 금속과 로컬 전원 임피던스가 위치마다 다르므로 여러 다이와 위치를 실제 실리콘에서 측정해야 합니다.
시스템 검증에는 트래픽이 들어갑니다. 쓰기 버스트, 트레이닝, 리프레시, 저전력 상태 전환과 오류 복구가 드물게 같은 시점에 겹칠 수 있습니다. DQ 그룹마다 QCG를 반복하면 동시 기동 전류가 커져 이 회로가 줄이려던 전원 잡음을 다시 만들 수 있습니다. 기동 시점을 분산하거나 로컬 디커플링을 늘릴 수 있지만 두 방법 모두 첫 에지의 타이밍 계약을 바꿀 수 있습니다.
HBM 설계 판단에 필요한 여섯 수치
이 논문은 “네 개의 클록 배선을 어떻게 더 효율적으로 구동할 것인가”라는 질문을 “다이 전체에 반드시 전달해야 하는 시간 정보는 무엇인가”로 바꿉니다. 샘플링 회로 앞에는 네 위상이 필요하지만 전체 경로에서 네 물리 신호일 필요는 없습니다. 이 판단이 가장 오래 남는 기여입니다.
로컬 재생은 전역 배선 용량이 지배적이고 DQ 그룹에 작은 보정 발생기를 둘 수 있으며 버스트 앞에 PLL 잠금 시간을 허용할 수 없을 때 유리합니다. 반대로 목적지가 많아 발진기 총전력이 커지거나, 목표 공정의 링 발진기 잡음과 전원 민감도가 높거나, 검증과 시험 회로가 줄인 배선보다 비싸다면 이점이 작아질 수 있습니다.
공정한 구조 비교에는 여섯 수치가 필요합니다. 첫째, 실제 명령 추적에서 DWORD 또는 담당 DQ 그룹당 전체 클록 전력입니다. 둘째, 가장 긴 유휴 상태 뒤 첫 에지의 타이밍입니다. 셋째, 공정·전압·온도·노화와 보정 갱신을 포함한 4상 및 주파수 오차입니다. 넷째, 입력과 전원 잡음의 스펙트럼을 명시한 출력 지터입니다. 다섯째, 여러 그룹이 동시에 시작할 때 총전류와 결합 잡음입니다. 여섯째, 베이스 다이 전체에 로컬 블록을 반복한 뒤의 면적, 수리와 시험 비용입니다.
ISSCC 결과는 이 표의 일부 칸에 신뢰할 수 있는 회로 수치를 채웁니다. 한 위상 순환 배선으로 1 mW 미만의 보정된 2~5 GHz 4상 클록을 재생했고, 측정한 지터를 줄였으며, PLL처럼 여러 주기를 기다리지 않고 시작했습니다. 비어 있는 칸은 수상한 회로가 양산 HBM의 클록망이 되기까지 필요한 다음 검증을 보여 줍니다. 그 빈칸을 임의의 예상값으로 채우지 않는 것이 이 결과를 올바르게 사용하는 방법입니다.
출처와 저작권 안내
이 글은 IEEE 논문, ISSCC 2025 공식 프로그램과 보도자료, 선행 DPLL 논문, 서울대학교의 수상 발표를 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 분석입니다. 측정 수치는 새로운 문장과 도판으로 설명하고 시스템 수준의 해석과 구분했습니다. IEEE 원문의 문장, 도판, 다이 사진, 그래프와 표를 재사용하지 않았습니다. 두 설명 도판은 이 글을 위해 새로 만들었으며 실제 제품의 플로어플랜이 아닙니다. 원 논문의 저작권은 © IEEE 2025에 있습니다. 원문은 doi:10.1109/ISSCC49661.2025.10904589에서 확인할 수 있습니다.