AI 인프라 경쟁의 단위가 어느새 칩에서 랙으로 옮겨 왔다. 랙 안의 가속기 수백 개가 서로의 메모리를 어떻게 읽을지 정의하는 쪽이 전체 비용에서 점점 큰 몫을 가져간다. UALink 콘소시엄이 의뢰한 분석의 추정으로는 $100M짜리 배치에서 $15~25M이 인터커넥트 몫이다[2]. 기존 강자는 NVIDIA의 NVLink이고, 2024년 10월부터는 유난히 폭넓은 연합(이사회에 실리콘 쪽의 AMD, Intel, Synopsys, 클라우드 쪽의 Alibaba, AWS, Google, Meta, Microsoft, 그리고 Apple, Astera Labs, Cisco, HPE까지, 회원사는 115개 이상)이 공개 도전자 UALink를 만들어 왔다. 콘소시엄은 2025년 4월에 200G 1.0 스펙과 AMD의 Nathan Kalyanasundharam이 쓴 백서를 공개했고[1], 2026년 1월에는 콘소시엄 문헌으로는 이례적으로 경쟁자들을 이름까지 불러 조목조목 반박하는 제3자 분석 보고서를 내놓았다[2]. 이 글은 두 문서를 꼼꼼히 읽고, 이더넷 진영의 반격, 그리고 수퍼노드 규모의 프로덕션에서 이미 돌아가는 유일한 스케일업 패브릭인 화웨이 Unified Bus와 나란히 놓는다.

홍보를 걷어내면 스펙은 구체적이고 검증 가능한 약속들을 담고 있다. UALink는 메모리 시맨틱 패브릭이다. 가속기는 57비트 패브릭 주소 공간(128 PB)을 상대로 64~256바이트의 읽기·쓰기·원자 연산을 발행하고, 순서 모델은 가속기 로컬 메모리와 동일하게 유지되므로, 최대 1,024개 엔드포인트의 파드가 네트워크가 아니라 아주 큰 장치 하나처럼 프로그래밍된다[1][2]. 엔드포인트마다 10비트 라우팅 식별자가 붙고, 스위치는 목적지 기준으로 라우팅하며, 스위치 포트를 분할해 파드를 서로 격리된 가상 파드들로 나눌 수 있다. 스택은 얇은 네 층이다. 프로토콜 인터페이스(UPLI)가 64바이트 플릿을 트랜잭션 계층에 넘기면 스트리밍 캐시로 주소를 압축하고, 데이터 링크 계층은 이를 열 개씩 묶어 CRC-32와 링크 수준 재전송이 보호하는 640바이트 플릿으로 만들고, 물리 계층은 그 플릿 하나를 RS(544,514) 순방향 오류 정정 코드워드 하나에 정렬해 레인당 212.5 GT/s(데이터 200 GT/s)의 표준 IEEE 802.3 시그널링으로 내보낸다. FEC 인터리빙을 줄여 지연을 깎은 것이 순정 이더넷과의 몇 안 되는 차이 중 하나다[1].

설계 목표는 이 선택들에서 따라 나온다. 레인 4개가 방향당 800 Gbps의 스테이션을 이루고, 4미터 미만 구리 배선으로 1~4개 랙을 덮는 범위에서 요청-응답 왕복은 1 µs 아래에 머물며, 프로토콜 효율은 물리 대역폭의 93%에 이른다는 것이다. 백서는 256바이트 쓰기와 완료 응답이 플릿 21개 중 20개를 유효 탑재로 채우는 예를 든다[1][2]. 덜 알려진 두 가지도 눈여겨볼 만하다. UALinkSec은 모든 프로토콜 채널의 종단 간 암호화·인증을 규정하는데, 물리적으로 접근한 공격자까지 상정하고 컨피덴셜 컴퓨팅의 TEE에 끼워지도록 설계되어 있어, 하이퍼스케일러 구매 체크리스트를 실리콘에 새긴 듯한 인상을 준다. 관리 역시 새 전용 스택 대신 기존 데이터센터 장비(SAI로 스위치를, Redfish로 노드를 부리는 파드 컨트롤러)에 위임된다.

1.0 문서들이 약속하는 것. a, 네 층 스택. 64바이트 트랜잭션 플릿과 주소 압축, CRC와 재전송이 붙는 640바이트 링크 플릿, RS(544,514) 코드워드당 플릿 하나를 212.5 GT/s 이더넷 시그널링으로 전송. b, 파드 모델. 10비트 ID를 가진 최대 1,024개 엔드포인트가 UALink 스위치 뒤에 서고, 포트 분할로 가상 파드를 만들며, UALinkSec 종단 간 보안과 SAI·Redfish 관리가 붙는다. 목표치는 4 m 구리에서 1 µs 미만 왕복, 93% 프로토콜 효율, 4레인 스테이션당 방향별 800 Gbps. 이 글을 위해 새로 만든 도판.

정의하지 않은 것도 그만큼 시사적이다. 파드 간 통신은 명시적으로 범위 밖이다. 링과 토러스 토폴로지는 허용하되 그 위의 데드락 회피는 구현자의 몫이다. 패브릭 위의 소프트웨어 생태계(집합 통신 라이브러리, NCCL에 해당하는 층)는 스펙이 아니라 회원사들의 영역이다. 여기에 더해, 지금 유통되는 모든 성능 수치는 모델링과 프로토콜 시뮬레이션으로 검증된 목표치다. 2026년 1월 분석 보고서는 멀티벤더 실측 검증이 2026년으로 계획되어 있고 평가용 스위치 실리콘이 연말께 나온다고 못 박는다[2]. 오늘의 UALink는 완성된 종이 표준이고, 첫 실리콘 검증대를 기다리는 중이다.

기존 강자, 그리고 두 갈래의 반격

NVLink는 이 문서들이 줄곧 견주는 기준선이다. 5세대에서 GPU당 1.8 TB/s, 72-GPU NVSwitch 도메인이 볼륨 출하 중이고 로드맵은 576까지 뻗어 있으며, 10년치 NCCL과 CUDA의 성숙은 어떤 스펙도 소환할 수 없는 자산이다[2]. NVIDIA의 가장 의미심장한 수는 2025년 5월의 NVLink Fusion이었다. 선별된 파트너에게 NVLink 호환 인터페이스 구현을 허가하는 프로그램인데, 콘소시엄 분석서는 Fusion이 인터페이스만 열고 표준은 열지 않았다는 점(인증, 진화, 파트너별 조건을 NVIDIA가 쥔다)을 놓치지 않는다. 그러나 억 달러 규모의 배치에서 닫힌 패브릭이 구매 리스크가 되었다는 사실을 인정한 양보라는 점 자체가 중요하다.

두 번째 반격은 이더넷에서 왔고, 붐비는 1년 사이에 다 도착했다. 2025년 6월 Ultra Ethernet 콘소시엄의 1.0 스펙(크레딧 기반 흐름 제어와 링크 계층 재시도), 9월 Broadcom의 Scale-Up Ethernet 프레임워크 OCP 기고, 10월 OCP의 스케일업 이더넷 표준화 이니셔티브 ESUN이 그것이다[4][5][6]. UALink 분석서는 이 진영을 일축하는 대신 두 가지 아키텍처 차이로 맞선다. 첫째는 주소 지정이다. 이더넷 쪽은 패브릭을 순수한 전송 계층으로 두고 주소 변환을 가속기 벤더 각자에게 맡기는 반면(SUE는 이를 명문화했다), UALink는 규격을 준수하는 모든 장치가 공유하는 패브릭 수준의 단일 주소 공간을 정의한다. 두 진영 모두가 내세우는 멀티벤더 배치에서 정확히 문제가 되는 지점이다[2][4]. 둘째는 흐름 제어다. 이더넷의 CBFC가 링크당 크레딧 루프 하나를 돌린다면, UALink는 경계마다 독립 크레딧 도메인을 쌓는다(1홉 경로에 여섯 개). 더 세밀한 배압을 사는 대신 복잡성은 스펙이 감당해야 한다. 그 아래의 사회학도 눈여겨볼 만하다. Meta와 Microsoft는 UALink 이사회에 앉은 채로 ESUN을 이끌고, Broadcom은 어느 쪽이 이겨도 상용 실리콘을 판다. 하이퍼스케일러들은 승자를 고르는 것이 아니라 경매를 후원하고 있다.

양쪽 모두와 떨어져, 모두가 스펙으로만 그리는 규모에서 이미 운용 중인 시스템이 하나 있다. 화웨이의 CloudMatrix 384는 Ascend NPU 384개와 CPU 192개를 자체 Unified Bus로 단일 수퍼노드로 묶고, UB-Mesh 작업은 그 야심을 스케일업·스케일아웃 통합 프로토콜로 데이터센터 규모까지 늘린다. 화웨이는 이를 개방하겠다고 밝혔다[8]. 생태계를 어떻게 평가하든, 이 지도에서 전망이 아니라 프로덕션 수퍼노드를 가진 항목은 이것뿐이다.

같은 랙을 노리는 네 개의 진영. 2026년 초의 스케일업 지형을 거버넌스(독점~개방)와 성숙도(출하~스펙) 축으로 배치했다. 72-GPU 도메인을 출하 중이고 가장자리에 Fusion 라이선스를 연 NVLink, 384칩 프로덕션 수퍼노드를 돌리는 Unified Bus, 완성된 공개 스펙과 2026년 말 실리콘을 약속한 UALink, 그리고 기존 스케일아웃 생태계를 스케일업 입찰로 전환 중인 이더넷 진영(UEC 1.0, SUE, ESUN). 이 글을 위해 새로 만든 도판.

수요 측은 이미 주문서를 냈다

이 표준 경쟁을 읽기 쉽게 만드는 것은 고객들이 원하는 바를 이미 활자로 남겼다는 사실이고, 그 문헌들은 본지가 다뤄 왔다. 딥시크의 ISCA 논문은 스케일업 도메인의 가치를 초당 토큰으로 환산했고(400G NIC에서 초당 67토큰의 디코드 상한 대 NVL72급 도메인 안의 약 1,200), 하드웨어 순서 보장이 있는 메모리 시맨틱, 펜스를 대신할 acquire/release, NVLink-InfiniBand 이음새 대신 하나로 수렴된 도메인까지, UALink형 패브릭이 내놓는 바로 그것을 요구한다[7]. 그러나 같은 주문서는 MoE 디스패치와 컴바인을 위한 망 내 브로드캐스트·리덕션도 요구하는데, UALink 1.0은 망 내 연산을 전혀 규정하지 않는다. 집합 통신은 패브릭 위의 소프트웨어 문제로 남는다. NVIDIA의 스위치는 이미 하드웨어 리덕션을 하므로, 이 공백은 지켜볼 대목이다. 반대쪽 측면에서는 InfiniteHBD의 논증이 링 all-reduce만이 중요한 트래픽이라면 스위치 자체가 필요 없고 NVL-72 인터커넥트 비용의 31%면 된다는 것을 보여 준다[9]. UALink의 any-to-any 범용성은 TP 링만이 아니라 EP류 트래픽이 랙을 규정하리라는 베팅이라는 사실을 상기시키는 결과다. 그리고 이 모든 것 아래에 본지가 밀착해 온 CXL 층이 있다. 1월 분석서 스스로 UALink를 노드 로컬 계층(PCIe, CXL)과 스케일아웃 네트워크 사이에 위치시키고, 128 PB 주소 공간은 분리형 메모리와 CXL 확장을 염두에 두고 잡혀 있다[2]. 그렇게 읽으면 원칩 데이터센터 논증과 UALink는 경쟁자가 아니라 같은 건물의 인접한 층이다.

우리가 읽어낸 것

스펙은 약속이고, 2026년은 UALink의 약속이 만기가 되는 해다. 우리는 셋을 지켜보려 한다. 첫째는 실리콘이다. 평가용 스위치가 2026년 말로 잡혀 있고, 모델링된 93% 효율과 실측 효율 사이의 거리, 그것도 서로 상호운용해 본 적 없는 벤더들 사이의 거리는 공개 표준이 역사적으로 넘어지거나 증명되는 바로 그 지점이다. 둘째는 소프트웨어다. 2026년의 NVLink의 진짜 해자는 SerDes가 아니라 NCCL이고, 멀티벤더 병렬 개발이 단일 벤더 10년치 튜닝을 이긴다는 콘소시엄의 베팅은 아직 증거가 없다. 셋째는 이사회 회원사들 자신의 구매 주문이다. 같은 회사들이 UALink와 UEC, ESUN에 함께 돈을 대고 있으니, 비(非)NVLink 스케일업 도메인을 프로덕션 규모로 처음 배치하는 하이퍼스케일러가 어느 스펙이 계획이었고 어느 쪽이 헤지였는지를 드러낼 것이다. 구조적인 논리는 결국 개방 진영에 유리하다고 우리는 본다(이더넷처럼 가격이 매겨지고 PCIe처럼 관리되는 랙 패브릭은 일단 존재하기만 하면 TCO에서 이기기 어렵다). 다만 “일단 존재하기만 하면”이 올해의 질문 전부다. 종이 전쟁은 끝났고 UALink가 이겼다. 실리콘 전쟁은 아직 시작되지 않았다.

출처와 이해관계 고지

이 글은 Silicon and Systems의 자체 분석으로, 아래에 인용한 공개 문서들, 그중에서도 UALink 콘소시엄의 2025년 4월 스펙 백서와 2026년 1월 의뢰 기술 분석 보고서에 근거한다. 해당 문서의 문장이나 도판은 재사용하지 않았으며, 이 페이지의 도판은 모두 이 글을 위해 새로 제작했다. 이해관계 고지: 본지 편집인은 인접 기사들에서 다루는 CXL 패브릭 실리콘을 만드는 파네시아의 CEO다. 이 글이 CXL 층을 스치는 정도로만 다루지만, 우리의 프레이밍은 그 이해관계를 감안하고 읽어 주기 바란다.