같은 기준으로 찾은 2025년 산업계 공개 논문은 2024년보다 적지만 설계 방향은 더 선명합니다. 6편 모두 오차가 생기는 동작 안에 정밀도 제어를 넣었습니다. 기준전압의 울림, PCM 컨덕턴스 오차, 샘플링 왜곡, 케이블 수, 발진기 주입 세기, 재학습 비용을 큰 후단 회로로 넘기지 않습니다.
조사 범위와 완전성의 기준
2024년 연감과 같이 ISSCC, VLSI Circuits, CICC, ESSERC Circuits, A-SSCC, JSSC를 조사했습니다. 논문에 회사 소속 저자가 명시되고 공개 전문으로 연결되어야 포함했습니다. VLSI와 ESSERC는 공식 프로그램의 트랙도 확인했습니다. 2025년에 이 조건을 모두 만족한 논문은 6편입니다. 이 숫자는 산업계 회로 연구 전체가 아니라 누구나 원문을 확인할 수 있는 재현 가능한 부분집합을 뜻합니다.
비동기 SAR 파이프라인이 지연과 기준전압을 함께 다룹니다
Analog Devices와 KU Leuven은 저잡음 SAR ADC를 두 단계로 나누고 각 단계가 비동기로 판단을 진행하게 했습니다. 단순히 처리량을 높이는 구조가 아닙니다. 두 번째 단계가 정밀도를 보태면서도 전체 변환 지연을 외부 샘플 주기에 묶지 않습니다. 클록 영역이 만나는 지점에 둔 기준전압 스너버는 서브 ADC와 플로팅 인버터 잔류 증폭기에 공급되는 기준전압의 정착과 울림을 줄입니다.[1]
40 nm 시제품은 200 MS/s에서 최고 71.1 dB SNDR과 77 dB 동작 범위를 기록했고 5.8 mW를 소비했습니다. 보고된 동작 방식에서 변환 지연은 8 ns이며 Schreier 성능지수는 179.4 dB입니다. 비교기가 빨라도 다음 판단을 시작할 때 기준전압이 움직이고 있으면 정밀도를 얻을 수 없습니다. 이 논문은 기준전압 배분망도 변환기 아키텍처의 일부임을 보여 줍니다.
PCM 셀을 아날로그 가중치에 가깝게 맞춥니다
STMicroelectronics와 이탈리아 대학 연구진은 상변화메모리(PCM) 셀을 몇 개의 거친 상태가 아니라 연속적으로 조절할 수 있는 컨덕턴스로 다룹니다. 목표값에 반복해서 접근하는 프로그래밍 알고리즘을 28 nm FD-SOI 아날로그 인메모리 컴퓨팅 시제품에서 검증했습니다. 이 칩은 512 × 512 부호 행렬-벡터 곱을 수행합니다.[2]
보고된 가중치 프로그래밍 유효 비트 수(ENOB)는 10.55입니다. 모든 신경망의 종단 정확도나 모든 컨덕턴스 상태의 장기 안정성을 뜻하는 수치는 아닙니다. 드리프트와 온도, 배열 전체의 분포, 반복 갱신 비용은 별도로 확인해야 합니다. 그래도 10비트를 넘는 변환기 수준의 지표는 메모리 배열이 맡을 수 있는 연산과 디지털 보정에 남겨야 할 일을 다시 나누게 합니다.
믹서 없이 Ka 대역을 샘플링합니다
트벤테대와 Teledyne은 12.8 GS/s로 동작하는 4채널 시간 인터리브 전단에서 38 GHz 추적 대역폭을 구현했습니다. 인덕터를 넣은 입력망, 푸시풀 버퍼, 능동 부트스트래핑이 첫 번째 트랙앤드홀드의 대역폭과 선형성을 넓힙니다. 첫 단계 샘플러를 하나만 두어 여러 병렬 샘플러가 요구하는 스큐와 대역폭 불일치 보정을 피했습니다.[3]
측정한 칩 4개는 32 GHz 입력까지 39 dB가 넘는 SNDR을 유지했고 전단 전력은 87 mW였습니다. 저자들이 추정한 전체 애퍼처 지터는 약 25 fs이며, 입력 반사손실은 35 GHz까지 12 dB보다 좋습니다. 목표인 27~31 GHz 위성 대역을 RF 믹서 없이 직접 언더샘플링할 수 있습니다. 믹서를 없앤 대신 클록 지터와 입력망의 부담이 ADC 전단으로 이동했다는 조건도 함께 봐야 합니다.
4096소자 프로브가 채널 축소를 패키지 기능으로 만듭니다
Philips 협업팀은 앞서 발표한 2048소자 초음파 칩을 두 개의 ASIC과 23 × 23 mm², 4096소자 CMUT 배열로 구성한 프로브로 확장했습니다. ASIC 하나가 2048소자를 담당합니다. 2 × 2 지연 합산 마이크로 빔포머와 2배 시분할 다중화가 수신 채널 수를 8분의 1로 줄이고, 칩에서 만든 의사난수 학습열로 등화기를 조정해 시분할 다중화 누화를 10 dB 낮춥니다.[4]
보고된 실험에서 프로브는 60° × 60° × 10 cm 체적을 초당 2000볼륨으로 영상화했습니다. 소자당 수신 전력과 로직 전력은 각각 0.85 mW와 0.10 mW이고, 파형에 따라 달라지는 공칭 송신 전력은 0.34 mW입니다. 2024년 학회 칩과 비교해 소자 수만 두 배로 늘어난 것이 아닙니다. 배열과 ASIC 두 개, 케이블 축소, 등화, 송신 파형 설정이 하나의 프로브에서 함께 동작했습니다.
PLL이 기준 클록의 양쪽 반주기를 사용합니다
University College Dublin과 MediaTek은 두 개의 전하 공유 커패시터를 번갈아 사용해 기준 클록의 양과 음 반주기 모두에서 LC 탱크에 에너지를 넣습니다. 주입 기회를 사실상 두 배로 만드는 핑퐁 구조입니다. 주파수 추적 루프와 듀티비 보정 루프가 공정·전압·온도 변화에서도 동작을 유지하고, 저전력 뱅뱅 위상검출기가 보정을 관리합니다.[5]
28 nm CMOS에서 약 27 GHz를 만드는 PLL은 14 mW로 42 fs rms 지터를 기록했습니다. 비교한 전하 공유 구조보다 주입 세기는 3배 높고 기준 스퍼는 약 15 dB 줄었습니다. 지터 정규화 성능지수는 -276.6 dB입니다. 기록 수치보다 중요한 점은 기준 클록의 남는 반주기를 에너지 전달에 쓸 수 있다는 구조이며, 두 경로의 타이밍과 듀티비를 맞추는 보정이 전제입니다.
지속 학습을 탐색 가능한 표현으로 바꿉니다
UC San Diego와 TSMC의 Clo-HDnn 가속기는 제품 배치 뒤의 학습을 목표로 합니다. 가중치 군집화 특징 추출기와 초차원 컴퓨팅(HDC)을 결합해, 심층 신경망 전체를 기울기 하강으로 반복 갱신하는 대신 학습한 클래스를 하이퍼벡터로 저장합니다. Kronecker 곱 인코더가 표현 비용을 줄이고, 점진적 탐색은 질의 하이퍼벡터를 충분히 비교한 시점에 멈춥니다.[6]
칩은 특징 추출에서 4.66 TFLOPS/W, 분류에서 3.78 TOPS/W를 보고했습니다. 점진적 탐색은 보고된 작업에서 계산량을 최대 61% 줄였습니다. 두 효율 수치는 연산 정의가 다르므로 하나로 합쳐 비교하면 안 됩니다. 시스템 관점에서는 비싼 특징 추출기를 재사용하고, 갱신을 작고 기울기 없는 클래스 표현으로 바꾸면 지속 학습의 비용을 예측 가능한 범위로 제한할 수 있습니다.
2025년에 반복된 설계 선택
6편은 모두 오차와 보정 사이의 거리를 줄였습니다. ADC는 기준전압이 영역을 건너는 자리에서 울림을 줄이고, PCM은 컨덕턴스에 닫힌 루프를 걸며, Ka 대역 전단은 외부 주파수 변환 단계를 없앴습니다. 초음파 프로브는 케이블 전에 채널을 줄이고, PLL은 사용하지 않던 반주기를 활용하며, 학습기는 전체 모델 대신 하이퍼벡터를 갱신합니다.
따라서 칩의 정밀도와 효율을 볼 때 제어 루프가 어디에서 끝나는지 함께 확인해야 합니다. 고쳐야 할 변수가 그 변수를 만든 하드웨어 안에서 관측되고 제한되면, 시스템에 넣은 뒤에도 비용과 효과를 추적하기 쉽습니다.
출처와 저작권 안내
이 글은 인용한 논문 6편을 독립적으로 분석해 새 문장으로 정리했습니다. 출판사 도판과 표는 사용하지 않았습니다. 개념 하드웨어 도판은 이 글을 위해 생성하고 코드로 레이블을 합성했으며, 논문에 실린 장치의 사진이나 레이아웃이 아닙니다. 인용 논문의 저작권은 © IEEE 2025에 있습니다. 공개 원고를 읽을 수 있다는 사실을 IEEE 편집본의 재사용 허락으로 해석하지 않았습니다.