상용 AI 지원 전자 설계 자동화는 중요한 경계를 넘었습니다. 익명 벤치마크 블록만 공개되던 단계에서 반도체 회사 이름, 생산 설계 흐름, 테이프아웃이 확인되는 단계로 이동했습니다. Synopsys는 2023년 2월까지 DSO.ai를 사용한 상용 테이프아웃이 처음으로 100건에 도달했다고 밝혔습니다[1]. Cadence는 2025년 4월 투자자에게 Cerebrus가 1천 건을 훨씬 넘는 테이프아웃에 사용됐다고 설명했습니다[7]. Samsung, STMicroelectronics, SK hynix, MediaTek, Renesas, Samsung Austin도 결과나 생산 적용을 공개했습니다.
AI 시스템이 칩 1천 개의 개념을 만들고 스스로 완성했다는 뜻은 아닙니다. 이 도구들은 주로 디지털 물리 구현 안에서 동작합니다. 도구 설정, 제약 조건, 플로어플랜, 구현 절차의 조합을 탐색하고 전력·성능·면적(PPA)을 평가해 가능성이 높은 실행을 남긴 뒤 기존 사인오프로 보냅니다. 아키텍처, RTL의 설계 의도, 검증, 공정 규칙, 제품 인증, 대부분의 예외 처리는 엔지니어가 계속 책임집니다.
공개 근거의 종류도 서로 다릅니다. 제품 이름을 밝히지 않은 프로젝트에서 다이 면적이 5% 줄었다는 결과와 모바일 CPU 주파수가 300 MHz 높아졌다는 결과, 전체 고객의 테이프아웃 수를 같은 순위표에 놓을 수 없습니다. ’생산 흐름’은 도구를 승인해 반복 사용한다는 뜻일 수 있고, ’생산 테이프아웃’은 특정 설계의 제조 데이터가 전달됐다는 뜻입니다. 어느 표현도 그 자체로 충분한 수율, 대량 출하, 패키징 이후 측정 성능을 확인해 주지 않습니다. 이 글은 사업자 순위가 아니라 근거 원장을 만듭니다.
순차 조정에서 관리형 탐색으로 바뀐 운영 방식
물리 구현에는 서로 영향을 주는 선택지가 많습니다. 합성 강도, 배치 밀도, 타이밍 목표, 클록 설정, 버퍼링, 전력 최적화, 배선 강도, 플로어플랜 크기를 바꾸면 결과도 달라집니다. 기존 팀은 검증된 기본 흐름에서 실행을 시작하고 보고서를 기다린 뒤 결과를 비교해 일부 설정을 바꿉니다. 첨단 공정에서는 고려할 동작 조건과 제약이 늘어나고, 전체 구현 실행 한 번도 많은 계산 자원과 EDA 라이선스를 사용합니다. 일정이 엔지니어가 살펴볼 수 있는 설계 공간의 크기를 제한합니다.
Synopsys DSO.ai와 Cadence Cerebrus는 이 과정을 관리형 탐색으로 바꿉니다. 최적화 계층이 구현 설정을 제안하고 실행을 분산하며 PPA나 일정 목표를 결과로 받아 학습합니다. Cadence는 강화학습 엔진이 설계 실행 중의 데이터를 확인해 개선 가능성이 낮은 실행을 중단하고 계산 자원을 다른 설정에 다시 배정한다고 설명합니다[4]. 만들어진 모델은 관련 프로젝트의 출발점으로 재사용할 수 있습니다. Synopsys도 Fusion Compiler, IC Compiler II와 연결한 대규모 설계 공간의 강화학습을 설명합니다[1].
설정이 서로 얽혀 있기 때문에 이 방식에 가치가 생깁니다. 타이밍을 개선한 설정이 전력이나 혼잡도를 악화할 수 있고, 플로어플랜을 줄이면 면적은 줄지만 우회 배선 때문에 이득이 사라질 수 있습니다. AI 시스템이 새 트랜지스터를 발견하거나 CPU 파이프라인을 작성하지 않아도 됩니다. 사람이 수동으로 시험할 수 있는 조합보다 더 많이 실행하고 테이프아웃 일정 전에 명시한 목표를 만족하는 설계를 찾으면 됩니다.
계산 자원은 명시적인 투입 요소가 됩니다. 병렬 탐색은 전체 기계 시간과 라이선스 사용량을 늘리면서 달력 기준 시간을 줄일 수 있습니다. 따라서 생산성을 엔지니어 투입 일수만으로 평가하면 안 됩니다. 목표를 만족하는 설계까지 걸린 시간, 계산 시간, 라이선스 시간, 클라우드 전송과 저장, 실패 실행, 검토 시간, 선택한 결과의 품질을 함께 봐야 합니다. 회사 발표는 앞과 뒤의 일부 값은 공개하지만 전체 자원 분모를 밝히지 않는 경우가 많습니다.
목표 함수도 하나의 설계 산출물입니다. 공칭 주파수를 우선하면서 hold 타이밍 수렴, 전압 강하 위험, 혼잡도의 꼬리 구간, 까다로운 동작 조건을 충분히 반영하지 않으면 제목에는 좋은 결과가 나와도 구현은 약할 수 있습니다. 적법한 범위를 정의하고 사인오프의 독립성을 유지하며 공정 설계 키트나 EDA 버전이 바뀐 뒤에도 학습한 선호가 이전되는지 시험해야 합니다. AI는 시험 횟수를 늘리지만 제조 가능성의 정의를 바꾸지 않습니다.
Synopsys: 테이프아웃 100건과 수치를 밝힌 고객 사례 2개
2023년 2월 Synopsys 발표는 전체 포트폴리오 이정표와 개별 사례를 나눠 읽을 수 있어 유용합니다[1]. 고객이 DSO.ai로 상용 테이프아웃 100건에 도달했다고 밝혔습니다. 출시 이후의 고객 결과를 합쳐 3배가 넘는 생산성, 최대 25% 낮은 전체 전력, 다이 면적 감소도 제시했습니다. 여러 고객에서 얻은 상한 성격의 수치이며 모든 테이프아웃이 한 번에 달성한 공통 결과는 아닙니다.
STMicroelectronics 사례는 범위가 더 구체적입니다. Microsoft Azure의 DSO.ai와 Synopsys 물리 구현 도구를 함께 사용했고, 발표가 ’클라우드 AI를 사용한 최초의 상용 설계 테이프아웃’이라고 부르는 결과를 완료했습니다. ST는 새로운 Arm 코어를 구현하면서 PPA 탐색 생산성이 3배 넘게 높아졌고 PPA 목표를 초과 달성했다고 밝혔습니다. 설계 팀과 응용 분야는 확인되지만 코어 이름, 공정, PPA 전후값, 계산 예산, 실리콘 측정은 공개되지 않았습니다.
SK hynix는 다른 종류의 프로젝트 결과를 공개했습니다. 셀 면적이 15% 줄고 다이 면적이 5% 줄었다고 보고했습니다[1]. 셀 면적과 다이 면적은 같은 값이 아닙니다. 다이에는 표준 셀 외에 메모리, 아날로그 블록, 입출력, 빈 공간, 배선이 들어갑니다. 최적화한 셀 영역이 15% 줄고 전체 다이는 5% 줄어드는 관계는 물리적으로 가능하며 측정 경계를 구분해야 하는 이유를 보여 줍니다. 프로젝트와 제품은 공개되지 않았고 배선 전, 사인오프, 실리콘 측정 중 어느 단계의 값인지도 밝히지 않았습니다.
Synopsys와 Samsung은 2024년 5월 Samsung Foundry의 게이트 올 어라운드(GAA) 공정을 사용한 고성능 모바일 SoC 생산 테이프아웃을 발표했습니다[2]. 플래그십 CPU와 GPU 설계를 포함하며 다른 접근보다 300 MHz 높은 성능과 10% 낮은 동적 전력을 달성했다고 설명합니다. Fusion Compiler, DSO.ai, 더 넓은 Synopsys.ai 제품군을 사용했습니다. 다만 비교 대상인 ’다른 접근’의 설정, 절대 주파수, 전압, 작업부하, 실리콘 측정 여부는 공개하지 않았습니다. 첨단 공정의 생산 구현 근거이지만 다른 설계에서도 300 MHz를 기대할 수 있다는 뜻은 아닙니다.
Synopsys는 2024년 3월 AI 기반 EDA 제품군이 수백 건의 테이프아웃에 쓰였고 고객이 PPA를 10% 넘게 개선하거나 소요 시간을 최대 10배 줄였다고 발표했습니다[3]. 이 역시 전체 고객에서 모은 범위입니다. 반복 도입과 규모를 판단하는 근거이며 개별 설계 결정을 위해서는 사례별 분모가 더 필요합니다.
Cadence: 블록 결과에서 네 자리 테이프아웃 수까지
Cadence의 2021년 Cerebrus 백서는 작동 원리와 익명 CPU 사례 두 개를 제공합니다[4]. 5 nm, 3.5 GHz 고성능 CPU 구현에서는 주파수가 420 MHz, 14% 높아지고 전체 전력은 3% 줄며 밀도는 5% 높아졌다고 보고했습니다. 엔지니어 한 명이 약 10일 만에 개선된 흐름을 찾았고, 수동 흐름 개발은 여러 명이 수개월 걸릴 것으로 추정했습니다. 다른 플로어플랜 사례에서는 크기와 형태를 자동 조정하고 매크로를 배치해 200 MHz 넘는 성능 개선, 실패 타이밍 합계 83% 개선, 누설 전력 17% 감소를 보고했습니다.
이 사례들은 Cerebrus가 수행하는 결합 탐색의 형태를 보여 주지만 회사 백서의 결과입니다. 칩, 고객, 사인오프 환경, 테이프아웃 여부가 공개되지 않았습니다. 수동 비교는 무작위로 통제한 운영 시험이 아니라 예상치입니다. 실제 생산 테이프아웃과 같은 단계가 아니라 작동 원리의 근거로 분류해야 합니다.
MediaTek과 Renesas는 생산 흐름의 근거를 더합니다. MediaTek은 2022년 Cerebrus 플로어플랜 최적화로 SoC 블록 면적을 5%, 전력을 6% 넘게 줄였고 이후 생산 흐름에 도구를 배치했다고 밝혔습니다[5]. 블록 결과이며 출하 제품 전체가 5% 작아졌다는 주장이 아닙니다. Renesas는 첨단 공정 CPU 설계의 전체 음의 슬랙(TNS)이 75% 개선됐고 중요한 MCU 설계의 누설 전력이 크게 줄었으며 사용 범위를 넓힐 계획이라고 설명했습니다. 제품과 측정 실리콘은 공개하지 않았습니다.
CadenceLIVE 발표는 테이프아웃 경계를 강화합니다[6]. Samsung Austin은 늦은 요구사항 변경 뒤 Cerebrus를 사용해 생산 GPU를 일정 안에 테이프아웃했다고 설명했습니다. NVIDIA는 최고 성능 GPU와 Tegra 칩의 PPA 및 일정 탐색에 Cerebrus를 배치하고 모델 재사용도 활용했다고 밝혔지만 세션 설명에는 제품과 수치가 없습니다. Arm은 차세대 3 nm 인프라 CPU 작업을 소개했습니다. 실제 설계 조직에 통합됐다는 근거이지만 성능 분모는 비공개입니다.
Cadence는 2025년 4월 실적 발표 자료에서 Cerebrus가 1천 건을 훨씬 넘는 테이프아웃에 도달했고 해당 분기에 고객 약 50곳이 새로 추가됐다고 밝혔습니다[7]. 검토한 자료 가운데 가장 넓은 규모 근거입니다. 회사가 보고한 전체 고객 수치이지 독립적으로 감사한 제품 1천 개의 목록은 아닙니다. 테이프아웃 한 건이 별도 출하 칩이 아니라 IP 블록, 파생 설계, 수정판일 수도 있습니다. AI 최적화가 일부 고객의 실험을 넘어섰다는 점은 보여 주지만 성공률과 가치 분포는 알 수 없습니다.
이번에 검토한 가장 최근 Samsung 자료는 2026년 2월 발표입니다. Cadence 영상 페이지에서 Samsung은 최신 첨단 공정의 설계·공정 공동 최적화(DTCO)에 Cerebrus 기계학습 흐름 최적화를 사용해 이전 수동 방식보다 빠르게 전력과 타이밍을 8% 개선했다고 설명합니다[8]. 방법을 계속 사용하고 설계 흐름을 조정한다는 근거입니다. 제품, 테이프아웃, 절대 측정값, 실리콘 결과는 공개하지 않았으므로 이 수치를 테이프아웃 1천 건에 곱하거나 제품 성능 8% 개선으로 바꿔 말하면 안 됩니다.
테이프아웃 이후 남는 실리콘 검증
테이프아웃은 사인오프를 마친 설계 데이터베이스를 마스크 제작과 제조를 위해 전달했다는 뜻입니다. 비용이 크고 의미 있는 단계입니다. 설계 조직이 구현과 검증이 내부 출하 기준을 만족한다고 판단한 결과입니다. 상용 사례라면 고객이 AI 지원 흐름의 일정과 자원 상충 관계도 받아들였다는 뜻입니다.
그러나 테이프아웃만으로 첫 실리콘이 켜지는지, 목표 전압에서 목표 주파수를 만족하는지, 경제적인 수율이 나오는지, 대량 출하되는지 알 수 없습니다. AI가 최종 제품의 이점을 만들었다는 인과 관계도 확정하지 못합니다. 동작 실리콘은 웨이퍼 시험, 패키징, 특성 평가, 기능 근거를 더합니다. 양산은 수율과 신뢰성을, 고객 제공은 시스템의 끝점을 더합니다. AI EDA 사례는 제품명과 실리콘 자료가 기밀이어서 테이프아웃에서 공개 근거가 멈추는 경우가 많습니다.
이 구분은 흔한 오류 두 가지를 막습니다. 첫째, 전체 테이프아웃 수에 사업자의 최고 PPA 개선율을 곱할 수 없습니다. Cadence의 1천 건 넘는 수치와 Samsung 흐름의 8%는 대상과 시점이 다릅니다. 둘째, 제품군을 언급했다고 모든 수치가 실리콘 측정 결과가 되는 것은 아닙니다. Samsung-Synopsys 발표는 고성능 모바일 SoC와 생산 테이프아웃을 명시하지만 300 MHz와 전력 수치는 공개되지 않은 다른 구현 기준선과 비교한 결과입니다.
더 강한 사례라면 각 지표의 설계 단계, 기준 흐름, 동일 계산·사인오프 조건, 여러 무작위 초기값, 전체 계산·라이선스 사용량, 후보 채택률, 실리콘 상관관계를 공개해야 합니다. 이긴 후보뿐 아니라 회귀와 수동 복구 시간도 보고해야 합니다. 이 정보가 없다고 배치 사실이 무효가 되는 것은 아닙니다. 다른 팀이 같은 결과를 기대할 수 있는 범위가 제한됩니다.
사례에서 복제해야 할 엔지니어링 방식
반복 가능한 교훈은 특정 PPA 수치보다 조직 운영에 있습니다. 먼저 안정된 기존 흐름과 측정 가능한 통과 기준을 준비해야 합니다. 자동으로 목표를 평가할 수 있고 한 번의 실행 시간이 여러 시험을 허용하는 블록을 선택합니다. 같은 EDA 버전, 라이브러리, 동작 조건, 계산 한도에서 학습에 쓰지 않은 기준선을 보존합니다. 실패 실행을 포함한 모든 후보를 기록해야 더 좋은 정책과 더 큰 계산 예산을 구분할 수 있습니다.
다음으로 탐색 지표와 출시 기준을 나눕니다. 대리 지표는 탐색을 빠르게 이끌 수 있지만 기존 사인오프가 개선을 재현하기 전에는 후보를 다음 단계로 보내면 안 됩니다. 모델은 제안하고 출시 흐름은 검증해야 합니다. AI 계층과 사인오프가 같은 오류나 유리한 근사를 공유하면 설계 후반에 개선이 사라질 수 있습니다.
모델 재사용도 별도의 통과 기준이 필요합니다. 한 블록에서 학습한 정책이 유용한 도구 설정을 담을 수 있지만 계층 구조, 매크로 구성, 공정, 전압 목표가 바뀌면 탐색 공간도 달라집니다. 초기값으로 사용한 이득과 잘못된 이전 효과를 비교하고 모델을 폐기할 조건을 정해야 합니다. 전용 넷리스트와 실행 보고서는 보안과 자료 관리 대상이며 분산 클라우드 계산을 쓰면 요구사항이 더 커집니다.
마지막으로 탐색 전체를 하나의 시스템으로 예산화해야 합니다. 오케스트레이션, 저장 장치, 대기열 지연, EDA 라이선스, 실패 작업, 엔지니어 검토가 분모에 들어갑니다. 계산 자원을 10배 쓰더라도 테이프아웃을 몇 주 앞당기면 가치가 큰 제품에서는 경제적일 수 있습니다. 작은 파생 설계에는 낭비일 수 있습니다. 구매 기준은 ’자율’이라는 표현이 아니라 위험을 반영한 사인오프 설계까지의 시간입니다.
생성형 AI 칩 설계의 더 얇은 산업 근거
여기서 검토한 상용 사례는 대부분 기존 EDA 엔진 주위에서 강화학습이나 기계학습으로 최적화합니다. 자연어에서 가속기 전체를 만드는 생성형 AI의 증거로 사용하면 안 됩니다. 생성형 시스템은 사양 탐색, RTL 보조, 검증 계획, 코드 생성, 도구 script 작성에 적용되고 있지만 이름이 공개된 상용 칩 전체를 생성하고 생산 실리콘에서 측정한 1차 자료는 훨씬 적습니다.
투자 판단에서는 이 차이가 중요합니다. 물리 설계 탐색에는 정해진 행동 공간, 기계가 읽을 수 있는 제약, 반복해서 나오는 도구 결과, 제조 전에 확인할 수 있는 목표가 있습니다. 종단 간 칩 생성은 사양, 마이크로아키텍처, RTL, 검증, 물리 설계, 소프트웨어를 거치면서 설계 의도를 보존해야 합니다. 오류가 실리콘까지 드러나지 않을 수도 있습니다. 앞의 문제는 어렵지만 경계가 있고, 뒤의 문제는 종단 간 피드백이 약한 여러 난제를 연결합니다.
따라서 산업계에서 확인되는 결론은 충분히 크면서도 구체적입니다. AI 지원 EDA는 생산 탐색 계층이 됐습니다. 이름이 공개된 회사의 테이프아웃을 돕고 구현 지표를 개선했으며 프로젝트 사이에서 최적화 경험을 재사용했습니다. 사인오프를 건너뛰어서가 아니라 그 안에 들어갔기 때문에 성공했습니다. 다음 발전은 ’AI가 설계한 칩’이라는 표현의 범위를 넓히는 것보다 더 강한 실리콘 근거와 투명한 자원 분모로 평가해야 합니다.
출처와 저작권 안내
이 독립 분석은 Synopsys의 테이프아웃 100건 발표, Samsung 생산 테이프아웃 발표, Cadence Cerebrus 백서, MediaTek·Renesas 생산 흐름 발표, CadenceLIVE 2022, Cadence 2025년 1분기 실적 자료, 2026년 Samsung 흐름 최적화 페이지를 사용했습니다. 회사가 보고한 결과는 그 성격을 본문에 표시했습니다. 원문 도판은 전재하지 않았으며 모든 도판은 이 글을 위해 새로 만들었습니다.