Telum II를 단순한 프로세서라고 부르려면 프로세서의 범위에 시스템 기능까지 포함해야 합니다. 600 mm² 다이 안에 5.5 GHz 코어 8개, 36 MB L2 캐시 슬라이스 10개, 2세대 AI 가속기와 I/O 가속용 데이터 처리 장치(DPU)가 들어갑니다. 삼성 5 nm 벌크 공정으로 만든 이 칩은 트랜지스터 430억 개, 비아 1,650억 개와 18개 금속층에 걸친 24마일 이상의 배선을 사용합니다[1]. 이 수치는 코어 성능보다 전체 구성 요소를 함께 동작시키는 일이 설계의 중심임을 보여 줍니다.
IBM은 Telum II를 z17 메인프레임에 사용합니다. 한 드로어에 프로세서 칩 8개가 들어가고 최대 구성에서는 32개 칩이 하나의 코히어런트 메모리 영역을 이룹니다. 따라서 트랜잭션 지연, 캐시 용량, 암호화, I/O와 가용성을 함께 높여야 하며, 전력 특성은 이전 세대의 5% 이내에 유지해야 합니다[2][3].
캐시 링이 다이 내부의 확장 패브릭
코어 8개와 DPU는 각각 36 MB L2 슬라이스를 사용하고, 열 번째 유동 슬라이스가 추가 용량을 제공합니다. 이 10개 슬라이스는 352 GB/s 링으로 연결됩니다. IBM의 가상 캐시 구조에서는 총 360 MB가 공유 L3처럼 동작하며, 드로어 하나에서는 2.88 GB를 가상 L4로 제공합니다[1]. 이전 Telum과 비교하면 온칩 캐시 용량이 40% 늘었습니다.
캐시 증가는 다이 면적만 키워 얻은 결과가 아닙니다. IBM은 마이크로아키텍처와 물리 설계를 바꾸고 코어 내부의 물리 설계 계층 두 단계를 제거해 코어 면적을 20% 줄였다고 설명합니다. 여기에 삼성의 고밀도 SRAM 셀을 사용해 단위 면적당 캐시를 늘렸습니다. 코어 수를 8개로 유지하면서 AI 가속기 강화와 I/O DPU 통합 공간을 확보한 것입니다.
DPU를 코히어런스 경계 안으로 옮긴 변화
새 DPU는 네트워크와 스토리지의 복잡한 I/O 프로토콜을 우선 가속합니다. 프로세서 다이에 통합하면 DPU가 캐시 계층에 코히어런트하게 접근할 수 있고, 선택한 작업에서 별도 칩 경계를 없앨 수 있습니다. IBM은 시스템 수준 I/O 밀도가 50% 증가한다고 설명합니다[4]. 다만 공개 논문은 이를 범용 SmartNIC과 비교하지 않습니다. 효과는 IBM Z의 프로토콜 스택, 신뢰성 모델과 드로어 구성에서 평가해야 합니다.
AI 가속기에도 같은 구분이 필요합니다. IBM은 통합 AI 가속기의 연산 능력이 이전 Telum보다 4배라고 밝힙니다[4]. z17에서는 거래 응답 중 사기 또는 위험 모델을 실행해 데이터를 원격 가속기로 보내지 않는 용도를 강조합니다. 이후 IBM은 하루 4,500억 회 이상의 추론을 1 ms 응답 시간으로 처리할 수 있다고 발표했습니다[5]. 이는 제품 워크로드에 대한 회사 주장으로, 모델별 처리량과 정확도 측정을 대신하지는 않습니다.
물리 설계가 아키텍처를 지탱하는 구조
5.5 GHz로 동작하는 대형 다이에 래치를 40% 더 넣으려면 클록과 전압망이 변동을 감당해야 합니다. Telum II는 다이 대부분에 공진 클록 메시를 사용하고 메모리와 PCIe에는 별도 비동기 메시를 둡니다. 온칩 전압 제어 루프는 모든 워크로드의 고정 전압을 높이지 않고 동작 조건에 맞춰 전압을 조절합니다[1]. 주파수와 용량을 늘렸지만 전체 전력 특성은 이전 세대 대비 5% 안에 유지된다는 것이 IBM의 측정입니다[2].
금속층 구성도 최신 프로세서의 병목을 보여 줍니다. 좁은 배선층 8개는 로컬 연결, 중간 폭 고성능 층 8개는 주요 신호에 사용됩니다. 가장 두꺼운 2개 층은 칩 외부 신호와 전력 및 클록을 담당합니다[1]. 이 칩은 트랜지스터 수만으로 성능을 설명할 수 없습니다. 레티클 한계에 가까운 면적 전체에 전력, 클록과 코히어런트 데이터를 전달해야 합니다.
특화 설계가 보여 주는 일반적인 변화
Telum II는 코어 수 경쟁을 위한 범용 서버 CPU가 아닙니다. IBM은 고주파 코어 8개를 유지하고 나머지 트랜지스터와 배선 예산을 캐시, AI, I/O와 시스템 코히어런스에 투자했습니다. 금융 및 기업 트랜잭션이 많은 환경에서는 독립 코어 수보다 낮은 지연, 데이터 위치와 무중단 동작이 중요하기 때문입니다.
더 넓은 의미에서는 시스템 경계가 계속 실리콘 안으로 이동하고 있습니다. 캐시 링이 로컬 패브릭이 되고, DPU와 AI 추론이 트랜잭션 코어 옆에 들어갑니다. 통합은 지연과 데이터 이동을 줄이는 대신 칩을 특정 시스템에 더 강하게 묶습니다. Telum II는 고급 공정 경제의 두 측면을 함께 보여 줍니다. 통합이 시스템 가치를 만들며, 하드웨어·운영체제·워크로드 스택을 한 회사가 함께 제어할 때 그 가치가 가장 커집니다.
확장 구조에서는 전용 캐시의 의미가 달라지는 조건
L2, 가상 L3와 가상 L4는 서로 다른 세 종류의 물리 캐시가 아니라 같은 슬라이스 자원을 범위에 따라 부르는 이름입니다. 각 코어 가까이 있는 슬라이스는 낮은 지연 경로를 제공하고, 주소 및 코히어런스 구조는 다른 슬라이스의 남는 용량을 더 큰 논리 캐시로 활용합니다. 드로어의 8개 칩까지 범위를 넓히면 소프트웨어가 분리된 캐시 묶음을 직접 다루지 않고 더 많은 데이터를 프로세서 가까이에 둘 수 있습니다.
대신 단순한 지역성은 관리되는 공유로 바뀝니다. 로컬 슬라이스에서 찾지 못한 요청은 온칩 링을 지나고, 드로어 범위 접근은 칩 경계를 넘을 수 있습니다. 따라서 자주 쓰는 데이터를 충분히 가까이 두면서 전체 용량을 활용하는 정책이 필요합니다. 저널판이 제시한 3.6 ns L2 지연은 로컬 접근의 특성이지 가상 계층의 모든 접근 지연이 아닙니다[3]. 실제 성능은 각 범위의 적중 비율에 따라 달라집니다.
열 번째 유동 슬라이스는 특정 코어나 DPU에 독점되지 않은 용량을 더합니다. 워크로드의 메모리 사용량이 고르지 않을 때 불균형을 줄일 수 있습니다. 반면 트랜잭션 코어, AI 추론과 I/O가 링을 동시에 사용하면 중재와 서비스 품질이 중요해집니다. 총 캐시 용량만으로는 다른 장치의 순간 트래픽에서 지연 민감 코어를 보호하는지 알 수 없습니다.
아키텍처의 실제 단위는 드로어
Telum II는 칩 두 개를 넣은 모듈로 시스템에 들어갑니다. 이 모듈 네 개가 드로어 하나를 이루어 프로세서 다이 8개를 제공하고, 드로어 네 개를 연결하면 IBM이 설명한 최대 32칩 구성이 됩니다. 패키징 계층은 구현상의 부속 사항이 아닙니다. 홉 수, 캐시 범위, 대역폭, 장애 격리와 정비 절차를 결정합니다.
메인프레임은 부품 고장과 유지보수 중에도 서비스를 계속해야 합니다. 따라서 칩 외부 링크에는 일반 벤치마크 요약에서 잘 보이지 않는 중복 경로, 오류 검출과 복구 기능이 필요합니다. 모든 링크가 정상일 때만 얻는 용량은 플랫폼의 가용성 목표를 충족하지 못합니다. 처리량만 보면 비효율적으로 보이는 면적이나 지연도 예측 가능한 복구와 데이터 무결성을 위해 필요할 수 있습니다.
이 계층은 온칩 링의 352 GB/s를 시스템 전체 대역폭으로 해석하면 안 되는 이유도 설명합니다. 슬라이스 사이의 트래픽은 로컬 링을 사용하지만, 드로어와 드로어 사이 전송은 다른 링크와 프로토콜을 지납니다. 응용은 이 경로들의 합성 결과를 봅니다. 정확한 분석은 광고된 한 대역폭을 코어 수로 나누지 않고 로컬 적중, 원격 슬라이스 적중, 칩 간 전송과 메모리 접근을 구분해야 합니다.
AI와 I/O: 실리콘을 공유하지만 목표의 차이
트랜잭션 중 추론은 배치 가속기의 최대 처리량과 다른 동작점을 요구합니다. 모델은 서비스 응답 시간 안에 끝나야 하고, 이미 거래 시스템에서 보호하고 정리한 데이터를 사용합니다. 외부 가속기로 보내지 않으면 직렬화, 네트워크와 대기열 지연을 줄일 수 있으므로 별도 장치의 산술 처리량이 더 높아도 온칩 실행이 유리할 수 있습니다. Telum II의 AI 블록은 종단 간 지연, 지원 모델, 수치 형식과 정확도 조건으로 평가해야 합니다.
DPU는 선택한 I/O 프로토콜 작업을 맡아 코어가 데이터 이동과 변환에 쓰는 시간을 줄입니다. 코히어런트 캐시 접근은 복사를 줄일 수 있지만 DPU 요청도 링과 캐시 자원을 사용합니다. 핵심은 두 가속기의 단독 속도가 아니라 CPU, AI 엔진과 DPU가 함께 동작할 때 승인 제어와 우선순위가 거래 지연을 유지하는가입니다.
IBM이 공개한 AI 연산 성능 4배와 I/O 밀도 50% 증가는 제품 세대 간 기준입니다[4]. 다음 시스템의 용량 계획에는 유용하지만 다른 서버 구조로 일반화할 수는 없습니다. 비교에는 IBM이 제어하는 소프트웨어, 토폴로지와 워크로드가 포함됩니다. 수직 통합은 이 플랫폼의 강점이면서 해당 수치를 범용 가속기 순위로 바꾸면 안 되는 이유입니다.
대형 다이의 한계: 전력과 클록 전달
600 mm² 다이를 5.5 GHz로 동작시키면 위치마다 전압 강하, 온도와 공정 속도가 다릅니다. 가장 느린 영역에 맞춰 전체 전압을 올리면 나머지 영역에서 전력을 낭비합니다. 온칩 제어 루프는 동작 조건을 관찰해 전압을 동적으로 조절합니다. 효과는 응답 시간과 안정성에 달려 있습니다. 워크로드 변화에 충분히 빨리 대응하면서 제어 진동이나 타이밍 불확실성을 만들지 않아야 합니다.
공진 클록 메시는 큰 클록망을 충전하는 에너지 일부를 회수하지만 설계된 주파수 범위와 부하에서 동작합니다. PCIe와 메모리에 별도 비동기 메시를 두면 각 영역이 자체 타이밍을 사용할 수 있습니다. 대신 도메인 사이에는 동기화와 검증이 필요합니다. 클록 효율은 타이밍 복잡성을 없앤 결과가 아니라 이를 명시적으로 나눈 결과입니다.
가장 두꺼운 상위 금속층은 대형 다이에 전력과 전역 신호를 낮은 저항으로 전달합니다. 이 층들은 배선 자원을 사용하고 긴 제품 수명 동안 전류 밀도를 견뎌야 합니다. 비아 1,650억 개는 금속층 사이의 수직 전환이 얼마나 많은지를 보여 줍니다. 비아 저항과 중복 구성은 단순한 레이아웃 통계가 아니라 시스템 신뢰성 항목입니다.
Telum II를 평가할 적절한 기준
범용 코어 벤치마크는 일부 특성만 보여 주고 설계의 중심 목표를 놓칩니다. 암호화, 데이터베이스 접근, 추론과 I/O를 섞은 트랜잭션 워크로드에서 꼬리 지연, 처리량, 에너지와 복구 동작을 측정해야 합니다. 각 캐시 범위에서 데이터가 제공되는 비율과 가속기 트래픽이 CPU 응답의 꼬리 지연을 바꾸는지도 공개할 필요가 있습니다.
가용성 기능도 실제 장애 주입으로 확인해야 합니다. 시스템에 부하가 걸린 상태에서 링크 성능 저하, 캐시 슬라이스 오류와 가속기 고장을 만들고 서비스를 유지하는지 봐야 합니다. 오류를 찾았다는 사실보다 복구 중 용량과 지연이 얼마나 바뀌는지가 중요합니다. 이 시험이 물리적 신뢰성 설계를 서비스 수준 약속과 연결합니다.
Telum II의 특징은 IBM이 32칩 장비를 하나의 관리되는 시스템처럼 동작시키는 기능에 첨단 공정의 면적을 사용했다는 점입니다. 모든 서버 CPU가 같은 블록을 넣어야 한다는 뜻은 아닙니다. 패키징, 펌웨어, 운영체제와 거래 소프트웨어를 한 회사가 제어할 때 AI와 I/O를 코히어런스 경계 안으로 옮기는 것이 범용 코어를 더 넣는 것보다 큰 가치를 만들 수 있음을 보여 줍니다.
출처와 저작권 안내
이 글은 IBM의 ISSCC 2025 논문, 관련 저널 기록과 IBM 공식 제품 자료를 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 요약입니다. 학회 측정과 회사의 제품 워크로드 주장을 구분했으며 아키텍처를 우리 표현으로 다시 설명했습니다. 원문의 문장, 다이 사진, 표와 도판을 옮기지 않았습니다. 본문 도판은 이 글을 위해 새로 제작했습니다. 학회 논문의 저작권은 (c) IEEE 2025, 회사 자료의 저작권은 (c) IBM 2024-2025입니다.