다음 세대 로직의 밀도는 트랜지스터 하나를 더 좁히는 것만으로 높이기 어렵습니다. 기존 CMOS 셀은 n형과 p형 트랜지스터를 옆으로 배치하므로, GAA(gate-all-around) 나노시트가 채널 제어를 개선해도 두 소자가 가로 폭을 각각 차지합니다. 삼성전자가 VLSI 2026에 발표한 연구는 이 배치를 수직으로 바꿉니다. 위쪽 nFET과 아래쪽 pFET에 나노시트를 각각 세 장씩 넣고, 게이트 피치를 42 nm까지 줄였습니다[1].
이 결과가 입증한 범위는 분명히 구분해야 합니다. 연구진은 적층 소자의 전류 제어 특성과 웨이퍼 내 균일성을 제시했습니다. 완성된 표준 셀 라이브러리, SRAM 매크로 또는 제품 수율을 공개한 것은 아닙니다. 핵심은 적층 구조에 필요한 여러 공정 단계를 산업용 웨이퍼 흐름에서 함께 구현했다는 점입니다.
3단 채널을 위아래에 둔 이유
면적을 줄이면서 구동 전류까지 낮아지면 적층의 이점이 사라집니다. 좁은 나노시트 한 장만 쓰는 대신 삼성전자는 각 극성에 채널 세 장을 배치해 위와 아래 트랜지스터의 유효 채널 폭을 확보했습니다. 공개된 결과에서 서브스레숄드 스윙은 nFET 75 mV/dec, pFET 73 mV/dec이며, 두 소자의 온·오프 전류비는 10^7을 넘습니다[4]. 단면 구조만 만든 것이 아니라 적층의 두 층에서 모두 스위칭이 가능하다는 뜻입니다.
42 nm 게이트 피치에서는 공정 통합이 더 어려워집니다. 소스·드레인, 게이트, 콘택트와 절연 구조를 짧은 가로 거리 안에 배치하면서 위아래 소자도 맞춰야 합니다. 따라서 이 논문의 기여는 적층 FET의 개념도가 아니라, 공격적인 피치에서 두 트랜지스터 층을 실제로 형성하고 제어한 공정 순서에 있습니다.
에피택시와 중간 절연층이 성패를 가르는 기준
첫 번째 관건은 에피택시 성장입니다. 여러 번 성장시킨 실리콘 결정층이 균일하지 않으면 아래쪽 결함이 위쪽 채널로 누적될 수 있습니다. 삼성전자는 격자 모양 결함(cross-hatch defect)을 억제하고 채널 균일성을 높이는 공정을 적용했다고 설명합니다[2]. 나노시트 여섯 장을 쌓은 구조는 한 소자가 켜지는 것만으로 충분하지 않으며, 웨이퍼 전반에서 변동을 제어해야 의미가 있습니다.
두 번째 관건은 중간 절연층(MDI)입니다. 이 층은 위아래 트랜지스터를 전기적으로 분리하면서 nFET과 pFET에 서로 다른 게이트 재료를 형성할 공간을 남겨야 합니다. 연구진은 게르마늄 함량이 다른 세 종류의 에피택시 층을 이용해 MDI 위치를 제어했습니다[1]. 경계가 얇거나 불균일하면 두 층이 결합할 수 있고, 지나치게 두꺼우면 게이트 형성이 어려워집니다.
이 두 항목은 적층 FET의 면적만 비교해서는 안 되는 이유를 보여 줍니다. 수직 밀도를 높이면 난도가 리소그래피 폭에서 에피택시, 선택 식각, 재료 경계와 3차원 변동으로 이동합니다. 최종 면적 이점은 이 공정들이 수율과 신뢰성 목표를 충족할 때만 확보됩니다.
회로에서 확인해야 할 다음 증거
이번 연구는 42 nm 피치에서 양극성 3단 나노시트 소자를 적층하고 동일 웨이퍼에서 전기적 특성을 확인할 수 있음을 입증했습니다. VLSI 심사에서 8.29/10을 받았고 1,000편이 넘는 제출물 가운데 기술 하이라이트로 선정됐다는 사실은 연구의 중요성을 뒷받침합니다[2][3]. 다만 학회 평가가 제품 준비도를 의미하지는 않습니다.
다음 단계에서는 링 오실레이터로 지연과 변동의 누적을 확인하고, SRAM 셀로 로컬 배선과 매칭 및 읽기 안정성을 검증해야 합니다. 표준 셀에서는 수직 콘택트와 배선 설계 규칙을 포함한 뒤에도 실제 셀 폭이 줄어드는지 보여야 합니다. 다수의 적층 소자가 동시에 동작할 때의 열 결합, 신뢰성과 수리 전략도 남아 있습니다.
따라서 이번 결과의 의미는 차세대 로직 제품을 완성했다는 데 있지 않습니다. 수직 nFET·pFET 구조가 개념 소자를 넘어 산업 공정 통합 단계로 이동했음을 보여 줬습니다. 이제 콘택트와 배선을 포함한 회로에서도 밀도 이점을 유지하는지가 양산 기술로 이어질 수 있는지를 결정합니다.
공정 단계가 서로를 제약하는 조건
이 적층 구조는 위아래 트랜지스터를 따로 만든 뒤 마지막에 붙이는 방식이 아닙니다. 채널 에피택시, 소스·드레인 형성, 희생층 제거, 중간 절연층 배치와 게이트 치환 공정이 서로 영향을 줍니다. 아래쪽 나노시트에 접근하기 위한 선택 식각은 위쪽 구조의 지지부를 손상시킬 수 있고, 아래 소자를 만든 뒤 적용하는 열 공정은 이미 형성된 재료의 허용 온도를 넘지 않아야 합니다. 나노시트 여섯 장의 단면이 단순한 형상보다 공정 통합의 증거인 이유입니다.
게르마늄 농도 세 종류는 수직 방향의 식각 기준을 만드는 데 쓰입니다. SiGe의 조성이 달라지면 실리콘과의 선택 식각 특성이 바뀌므로, 특정 층을 중간 절연 경계로 지정하면서 이웃 층을 남길 수 있습니다. 다만 조성이 바뀌는 경계마다 두께, 거칠기와 응력의 변동 요인이 하나씩 늘어납니다. 양산에서는 완성 소자를 전기적으로 검사하기 전에 매립층 위치를 추정할 수 있는 공정 중 계측이 필요합니다.
소스·드레인과 콘택트에도 같은 연쇄 제약이 있습니다. 아래 소자에는 낮은 저항의 접합을 만들어야 하지만 이후 위층 공정이 이를 열화시키면 안 됩니다. 반대로 아래층으로 접근하는 식각이 중간 절연층을 관통해 누설 경로를 만들어서도 안 됩니다. 이번 전기적 결과는 시험 공정에서 이 조건들이 함께 성립함을 보여 줍니다. 그러나 배선된 셀의 콘택트 저항 분포는 공개하지 않았으므로, 채널 전류가 실제 회로 전류로 이어지는지는 다음 단계에서 확인해야 합니다.
밀도는 콘택트와 전원 배선을 포함해 계산해야 할 이유
CFET의 면적 이점은 위아래 적층으로 트랜지스터 한 줄을 없앨 수 있다는 기하학적 상한에서 시작합니다. 완성된 표준 셀에는 게이트 콘택트, 위아래 소스·드레인 콘택트, 신호 핀, 로컬 배선과 전원 레일 접근 공간이 필요합니다. 이 구조들이 가로 방향 여유 공간을 요구하면 소자 단면에서 예상한 셀 폭 감소가 줄어듭니다.
후면 전력 공급망은 이 문제를 보완할 수 있습니다. 전원 레일을 소자 아래로 옮기면 전면 배선 트랙이 비고 아래쪽 트랜지스터까지의 전력 경로도 짧아질 수 있습니다. 반면 아래층 콘택트와 웨이퍼 취급 공정은 더 복잡해집니다. 따라서 공정 비교에서는 같은 논리 기능, 구동력, 배선 규칙과 전원 구조를 사용해야 합니다. 게이트 피치 하나만 비교하면 셀 높이와 배선 혼잡을 제외한 한 방향의 수치만 보게 됩니다.
42 nm 피치로 소자를 만들 수 있어도 실제 라이브러리는 수율이나 핀 접근성을 위해 더 넓은 피치를 선택할 수 있습니다. 고밀도 셀, 고성능 셀과 저전력 셀은 높이와 구동력이 다르며, 가장 작은 셀이 임계 경로에 가장 많이 쓰인다는 보장도 없습니다. 최종 판단 지표는 같은 타이밍과 전력 조건에서 배치·배선을 마친 블록의 면적입니다.
변동은 가로와 세로 방향에서 함께 생기는 변화
기존 소자도 선폭 거칠기, 금속 게이트 일함수와 국부 저항 변동을 갖습니다. 적층 구조에는 두 층 사이의 상관관계가 추가됩니다. 에피택시 층 두께가 바뀌면 채널 치수와 중간 절연층 위치가 동시에 움직일 수 있습니다. 위쪽과 아래쪽은 서로 다른 열 및 응력 이력을 겪으므로, 한 인버터를 이루는 두 트랜지스터의 변동을 독립 사건으로만 모델링하기 어렵습니다.
공개된 서브스레숄드 스윙과 온·오프 전류비는 정전기적 제어가 가능함을 보여 주지만, 대규모 회로에서는 대표값보다 분포가 중요합니다. SRAM의 읽기 안정성은 여러 소자의 비율에 민감하고, 로직 타이밍은 수천 개 셀 가운데 느린 꼬리 구간의 영향을 받습니다. 신뢰성 평가도 바이어스 온도 불안정성, 고에너지 캐리어 열화, 절연 파괴와 층간 열 결합을 위아래 층별로 구분해야 합니다.
결함 기회도 늘어납니다. 각 나노시트와 경계에 치명적 결함이 생길 가능성이 있다면 수직 정렬된 여섯 채널은 한 쌍을 무효화할 수 있는 위치를 더 갖습니다. 이것이 CFET의 수율이 반드시 낮다는 뜻은 아닙니다. 동작하는 일부 소자만으로 결함 밀도, 여분 구조와 수리 가능성을 판단할 수 없다는 뜻입니다. 여러 로트의 웨이퍼 맵이 단일 최고 성능 곡선보다 양산성을 더 잘 설명합니다.
결정적인 검증 대상은 배선된 로직 블록
다음 검증은 인버터와 NAND/NOR 셀에서 시작해 링 오실레이터, SRAM 어레이와 합성된 로직 블록으로 이어져야 합니다. 작은 셀은 콘택트 구성을, 발진기는 지연의 누적을, 어레이는 매칭과 비트 수율을 확인합니다. 배치·배선을 마친 블록에서는 핀 혼잡과 상위 금속층을 포함한 뒤에도 면적 이점이 남는지를 볼 수 있습니다.
비교 기준은 비슷한 재료와 콘택트 설계 규칙을 사용한 동시대 비적층 GAA 공정이어야 합니다. 같은 전압의 주파수, 전환당 에너지, 셀 누설, 배선 후 활성 면적과 웨이퍼별 분포가 필요합니다. 지속적으로 스위칭할 때의 열 지도는 위쪽 소자가 아래쪽의 방열을 방해하는지도 보여 줍니다. 이런 측정이 갖춰져야 42 nm 소자 성과를 기술 플랫폼으로 평가할 수 있습니다.
삼성전자는 첫 번째 제조 질문에는 답했습니다. 이 피치에서 나노시트 채널 여섯 장, 서로 다른 두 문턱전압과 중간 절연 경계를 통합해 제어할 수 있습니다. 남은 상용화 여부는 수직 공정의 복잡성을 감수한 뒤에도 콘택트, 전원과 수율을 포함한 블록 밀도가 실제로 높아지는지에 달려 있습니다. 그 자료가 나오기 전까지 3DSFET은 완성된 노드가 아니라 유력한 공정 후보로 보는 것이 타당합니다.
출처와 저작권 안내
이 글은 삼성전자의 VLSI 2026 논문, 학회 공식 자료와 삼성전자의 공개 기술 설명을 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 요약입니다. 공정 원리, 측정 결과와 한계를 우리 표현으로 다시 설명했으며 원문의 문장, 표, 현미경 사진과 도판을 옮기지 않았습니다. 본문 도판은 이 글을 위해 새로 제작했습니다. 학회 논문의 저작권은 (c) IEEE 2026, 회사 자료의 저작권은 (c) Samsung Electronics 2026입니다.