지난 20년간 DRAM 산업은 깔끔한 신분제를 유지해 왔다. 데이터센터는 용량과 정비성, 신뢰성에 웃돈을 얹어 주는 RDIMM의 영토였고, LPDDR은 피코줄 하나가 아쉬운 휴대폰에 납땜된 채 평생을 보내는 물건이었다. 2026년 2월과 8월 사이, 발표 세 건이 이 신분제의 담장 대부분을 허물었다. ISSCC에서는 한국의 두 공급사가 JEDEC 표준 제정 7개월 만에 동작하는 LPDDR6 실리콘을 나란히 공개했다[1][2][7]. Hot Chips에서는 NVIDIA가 메모리 시스템 전체를 모바일 계열 LPDDR5X 모듈로 채운 플래그십 서버 CPU를 상세 공개했다[3]. 다음 날 Samsung은 같은 메모리 계급이 자기 뱅크 안에서 연산까지 하며 엣지 가속기의 LLM 토큰 처리량을 3배로 올리는 모습을 보였다[4]. 세 발표를 관통하는 실은 이제 데이터센터 설계를 조직하는 제약, 전력이다.
본지의 메모리 연재를 따라온 독자라면 이 글의 자리가 보일 것이다. HBF가 계층의 용량 바닥을 넓히고 Raptor가 대역폭 천장을 끌어올리는 동안, 세 번째 전선인 CPU 쪽 평면은 업계에서 가장 전력이 낮은 DRAM으로 조용히 갈아타는 중이다. 아래에서는 세 발표를 순서대로 정리하고, LPDDR와 그것이 밀어내려는 RDIMM 기득권 사이에 아직 남은 거리를 짚는다.
표준에서 실리콘까지 일곱 달
JEDEC은 2025년 중반에 LPDDR6를 제정했고, 2026년 2월 ISSCC에서 Samsung과 SK hynix가 나란히 동작 실리콘을 발표했다. 성숙한 DRAM 세대에서도 드문 7개월 회전이다. 두 구현은 설계 공간을 시사적으로 갈라 가졌다. SK hynix는 속도를 밀었다. 1c-nm 공정(10nm급 6세대)의 16Gb 다이를 1.025V에서 핀당 14.4Gb/s로 돌리고, 자사 LPDDR5X 대비 전력 20% 절감과 대역폭 50% 향상을 내세운다[1][7]. Samsung은 반대축을 다듬어 핀당 12.8Gb/s에서 전력 효율을 중심에 둔 설계를 내놨다[2]. 이 분화가 말해 주는 것이 있다. LPDDR6는 단일 부품이 아니라 공급사별 동작점이 갈리는 제품군으로 도착하고 있는데, 이는 휴대폰 메모리가 아니라 서버 메모리 세대의 행동 양식이다.
소켓 문제, 모듈이 풀다
LPDDR을 서버 밖에 세워 둔 것은 속도가 아니라 속도 주변의 모든 것이었다. LPDDR은 납땜되어 왔으므로 패키지 하나의 고장이 보드 전체의 고장이었다. 부착점당 용량은 적층 RDIMM에 밀렸고, 데이터센터 운영자가 신뢰하는 RAS 장치들(스페어 로우, 오류 텔레메트리, 현장 교체 단위)은 담장의 RDIMM 쪽에서 자랐다. NVIDIA의 Grace는 그래도 담장을 넘었다. LPDDR5X를 CPU 옆에 납땜하고 정비성 비용을 감수했다. Hot Chips 2026에서 상세 공개된 Vera는 그 두 번째 반복이 어떤 모습인지 보여 준다. CPU당 SOCAMM2 모듈 슬롯 여덟 개에 256GB부터 1.5TB까지 채우고, LPDDR5X를 최대 9600MT/s로 돌려 합산 약 1.2TB/s를 낸다. 코어당 14GB/s로 Grace의 2배다[3][5].
이 수고를 설명하는 것은 전력 수치다. Micron은 LPDDR5X의 전력을 동급 RDIMM의 약 1/3로 제시하고, NVIDIA는 가득 채운 Vera 메모리 서브시스템을 3040W로 인용하는데, CPU 자체의 TDP는 250450W 사이에서 설정된다[5]. 가속기가 가용 와트를 전부 가져가는 랙에서, CPU 소켓당 절약되는 수십 와트에 플릿 규모를 곱한 값은 정확히 GPU를 더 사는 데 쓰이는 통화다. SOCAMM2는 RDIMM 거래 조건의 절반인 모듈성을 복원했다. 나머지 절반, RDIMM이 수십 년에 걸쳐 쌓은 RAS 실적은 현장의 시간만이 채울 수 있는 부분으로 남아 있다.
표준 패키지 안에서 연산하는 메모리
세 번째 발표는 연산을 인터페이스 건너편으로 아예 옮긴다. 어떤 DRAM 다이든 뱅크들이 초당 만지는 데이터의 합은 외부 인터페이스가 나를 수 있는 양을 훨씬 넘고, 프로세싱 인 메모리(PIM)는 뱅크 옆에 산술 로직을 심어 그 격차를 이용한다. Hot Chips 2026에서 공개된 Samsung LPDDR5X-PIM은 다이의 뱅크 16개에 PIM 블록 16개를 분산 배치했다. 각 블록은 곱셈 누산 트리와 부동소수점·정수를 모두 다루는 ALU를 갖추며, 다중 정밀도를 지원하는 첫 저전력 PIM 부품이다[4][6]. 이야기의 핵심은 내부 수치다. PIM 쪽 대역폭 614GB/s 대 기존 인터페이스 76.8GB/s, 패키지를 떠나지 않는 8×의 격차다. Llama 3.1 8B를 돌리는 엣지 가속기에서 토큰 처리량은 초당 27개에서 81.3개로, 3.01× 올랐다. Raptor 글에서 다뤘듯 대역폭에 묶이는 디코드 단계가 자연스러운 수혜자다.
이것이 데모 너머를 겨냥한다는 신호가 둘 있다. 부품이 JEDEC 표준 패키지를 유지하므로 보드 변경 없이 기존 LPDDR5X 자리에 그대로 꽂힌다. 그리고 표준화 기계가 이미 돌고 있다. Samsung과 SK hynix는 JEDEC에서 LPDDR6-PIM을 추진 중이고 Micron도 LPDDR6 세대에서 PIM을 들고 나올 것으로 알려져, 연산하는 메모리는 독점 실험이 아니라 표준 카탈로그 품목이 될 참이다.
우리가 읽은 결론
하나씩 보면 각 발표는 점진적이다. 더 빠른 세대, 새 모듈, 실험실 데모. 함께 보면 신분제의 종언을 그린다. 같은 실리콘 계급이 이제 서버의 주기로 세대를 갱신하고, 정비 가능한 서버 모듈에 실리며, 연산까지 배우고 있다. 세 움직임의 자금줄은 모두 HBM이 이길 수 없는 단 하나의 지표, 비트당 에너지다. 가까운 미래는 DRAM 시장의 이원화라고 본다. HBM은 가속기 패키지에 집중하되 위로는 Raptor식 적층의 압박을 받고, LPDDR은 CPU 평면과 HBF가 아직 차지하지 않은 용량 계층을 흡수한다. 열린 질문들은 화려하지 않은 쪽에 있다. 플릿 규모의 RAS 거동은 아직 LPDDR 실적이 없고, 소켓당 용량은 대형 RDIMM 구성에 밀리며, PIM의 프로그래밍 모델은 계층화 소프트웨어가 Vistara 세대를 설득했던 것처럼 소프트웨어를 설득해야 한다. 그러나 방향만큼은 정해진 물리처럼 읽힌다. 와트가 예산이라면, 휴대폰 메모리가 논쟁에서 이기는 것은 시간문제였다.
출처와 저작권 안내
이 글은 Silicon and Systems가 작성한 편집 종합이다. ISSCC 2026과 Hot Chips 2026에서 공개 발표된 내용과 위에 인용한 독립 매체의 보도를 우리 표현으로 재서술했다. 해당 자료의 문장, 도판, 슬라이드는 여기에 재수록하지 않았고, 이 페이지의 도판은 이 요약을 위해 새로 만들었다. 인용된 발표의 저작권은 각 회사에 있다(2026).