UCIe는 한 패키지 안의 칩렛을 연결하는 짧은 전기 인터페이스입니다. AI 스케일업 패브릭은 더 긴 거리에서 비슷한 대역폭이 필요하지만 구리는 도달 거리가 짧고 플러거블 광학은 전력과 지연을 추가합니다. Ayar Labs는 Hot Chips 2025에서 이 경계에 리타이머를 넣었습니다. 호스트는 UCIe-S를 사용하고, 칩렛이 트래픽을 단일 모드 광섬유의 파장 다중화 광 레인으로 바꿉니다[1].
발표된 TeraPHY 칩렛은 UCIe 모듈 16개를 지원합니다. 모듈 하나는 레인당 16 Gb/s로 양방향 512 Gb/s를 전달하며, 전체는 양방향 8.192 Tb/s입니다. 광 포트 8개에는 포트마다 32 Gb/s NRZ 송신 레인 16개와 수신 레인 16개가 있습니다. 외부 SuperNova 레이저가 16개 파장을 공급합니다.
전기 신호 변환을 넘어서는 리타이밍의 역할
전기 UCIe 레인과 광 레인의 속도가 다르므로 칩렛은 2:1 기어박스를 사용합니다. UCIe 유효 신호를 광 링크로 전달하고, 광 레인을 정렬하며, 두 칩렛 사이의 주파수 편차를 보정합니다. 사이드밴드와 관리 메시지도 같은 광 경로로 운반합니다. 이 변환에 따른 대역폭 오버헤드는 약 1.5%라고 보고합니다[1].
표준 인터페이스를 유지하려면 이런 기능이 필요합니다. 단순 광 PHY는 비트를 옮길 수 있지만 레인 정렬과 프로토콜 상태를 호스트가 다시 만들어야 합니다. 리타이머는 UCIe 경계를 보존하므로 패키지 설계자는 광학을 새로운 네트워크 인터페이스가 아니라 거리 연장 장치로 다룰 수 있습니다.
시스템 문제를 겨냥한 측정
Ayar는 UCIe 모듈 16개를 모두 사용한 시험에서 약 5일 동안 오류가 없었다고 보고합니다. 별도의 종단 간 광 시험에서는 10시간 넘게 모든 관찰 지점에서 전이중 트래픽이 오류 없이 동작했고, 종단 간 지연은 25 ns 미만이었습니다[1]. 306개 측정점을 사용한 링크 마진 시험에서는 송신 IQ 보정 펌웨어 버그를 수정한 뒤 5 dB 이상의 마진을 확인했습니다.
가속기 가까이에서는 열 시험이 중요합니다. 회사는 분당 5°C 속도로 50°C 온도 변화를 가했고, 대부분의 링크에서 오류가 없으며 온도에 따른 비트 오류 변화도 없었다고 설명합니다. 초당 최대 800°C 변화에 해당하는 파장 스윕을 모사한 시험도 오류 없이 통과했습니다. 패키지 전체를 같은 속도로 가열한 시험은 아니므로, 이 결과는 완성 패키지 신뢰성보다 제어 루프의 응답 능력을 입증합니다.
펌웨어 보정 버그 사례는 광 I/O의 운영 계층도 보여 줍니다. 초기화 코드, 모니터링과 현장 업데이트가 물리 링크의 신뢰성에 영향을 줄 수 있으므로 광학도 소프트웨어 수명주기 관리가 필요합니다.
8 Tb/s가 입증한 범위
이 칩렛은 표준 패키지 인터페이스를 낮은 측정 지연과 수 Tb/s 대역폭으로 광섬유에 연장할 수 있음을 보여 줍니다. 전기식 다이 간 연결과 네트워크 광학 사이의 구체적인 스케일업 공백을 메운 결과입니다. 그러나 완성된 패브릭을 정의한 것은 아닙니다. 스위칭, 라우팅, 코히어런스, 집합 통신과 장애 격리는 리타이머 위 계층에 있습니다.
시스템 에너지에는 외부 레이저, 열 보정, 광섬유 결합과 호스트 UCIe PHY가 포함됩니다. 발표 자료는 연결과 검증에 집중하며 벽면 전력을 포함한 pJ/bit 비교는 제공하지 않습니다. 16파장 마이크로링과 광섬유 부착의 제조 수율도 양산 규모에서 확인해야 합니다.
구조적 의미는 분명합니다. 패키지 쪽 계약은 UCIe로 유지하면서 광학이 도달 거리를 바꿉니다. 인증과 조립이 규모를 확보하면 가속기와 스위치 업체는 호스트 다이에 전용 광 프로토콜을 노출하지 않고 랙 수준 광 연결을 추가할 수 있습니다. 리타이머는 개방형 전기 표준과 포토닉 패브릭 사이의 이음부가 됩니다.
UCIe가 전기적 경계를 명확하게 만드는 방식
이 칩렛은 호스트 패키지 쪽에는 UCIe 전기 인터페이스를, 패브릭 쪽에는 광 인터페이스를 제공합니다. UCIe를 사용하면 가속기 업체마다 광 엔진에 맞춘 전용 전기 프로토콜을 새로 설계하지 않고 표준화된 다이 간 연결을 사용할 수 있습니다. 광 리타이머는 더 명확한 통합 계약을 가진 패키지 부품이 됩니다[1].
표준이 구현 선택을 없애지는 않습니다. 레인 수와 속도, 패키지 채널 손실, 클록과 프로토콜 모드가 전기 에너지와 면적을 결정합니다. UCIe 경계에도 링크 훈련, 오류 처리와 사이드밴드 관리가 필요합니다. 장애가 로컬 다이 간 링크, 리타이머, 레이저 경로 또는 원격 종단 가운데 어디에 있는지 호스트가 구분해야 합니다.
따라서 모듈의 대역폭 계산은 원시 수치와 실제 수치를 나눠야 합니다. 레인 수와 심볼 속도를 곱하면 물리 대역폭이 나오지만 인코딩, 프레이밍, 흐름 제어와 재시도가 유효 전송량을 줄입니다. 전이중 합계를 한 방향 처리량으로 오해할 수도 있습니다. 방향, 프로토콜 효율과 동시에 동작한 광 포트 수를 밝혀야 합니다.
리타이밍은 두 개의 클록과 장애 영역을 만드는 방식
광 리타이머는 수동 변환기가 아니라 로컬 전기 링크를 종단하고 새 광 링크를 시작합니다. 신호를 복원하고 도달 거리를 늘리지만 버퍼, 클록 복구와 장애 변환이 추가됩니다. 지연에는 전기 수신기, 프로토콜 처리, 광 송신기, 원격 수신기와 제어 응답 경로가 포함됩니다.
설계에는 여러 모듈을 위한 경량 프로토콜과 사이드밴드 제어가 들어갑니다[1]. 대역폭 그림에서는 잘 보이지 않지만 고속 경로를 쓸 수 없을 때 탐색, 링크 상태, 리셋과 관리를 담당합니다. 광 레인 하나를 격리하고 다시 훈련할 때 가속기 패키지 전체를 재시작하지 않으려면 이 제어 경로가 안정적이어야 합니다.
흐름 제어는 두 영역을 가로지르면서 교착을 만들지 않아야 합니다. 광 쪽이 멈췄는데 UCIe 쪽이 계속 보내면 버퍼가 찹니다. 역압력을 보수적으로 걸면 긴 광 경로의 대역폭을 활용하지 못합니다. 크레딧 깊이와 재시도 정책은 전파 지연, 패킷 크기와 미완료 요청 수를 포함해야 합니다. 하드웨어가 처리해도 시스템 수준의 선택입니다.
에너지와 정비성을 좌우하는 레이저 위치
포토닉 I/O 칩렛에는 광원이 필요합니다. 레이저를 패키지 가까이에 두거나 외부에서 여러 엔진에 분배할 수 있습니다. 외부 레이저는 열과 교체 작업을 비싼 컴퓨트 패키지에서 분리하고 공유 및 중복 구성을 허용할 수 있습니다. 대신 광섬유 경로, 커넥터와 분배 손실이 늘어납니다.
비트당 에너지에는 레이저 효율이 포함되어야 합니다. 리타이머의 전기 에너지만 측정하면 광 반송파를 만드는 벽면 전력이 빠집니다. 파장과 출력을 안정화하는 회로도 유휴 상태에서 전력을 씁니다. 반대로 한 레이저가 많은 활성 레인을 서비스하므로 사용률이 낮은 링크 하나에 전체 전력을 배정하면 비용을 과대평가합니다. 최대 부하와 사용률 가중 에너지를 함께 보고해야 합니다.
레이저는 디지털 실리콘과 노화 특성이 다릅니다. 교체 가능한 외부 광원은 분배망에 격리와 관측 기능이 있으면 정비에 유리합니다. 중복 레이저는 서비스를 유지할 수 있지만 전환 중 광출력 한계를 넘거나 긴 중단을 만들면 안 됩니다. 링크가 오류 문턱에 도달하기 전에 송신 출력과 수신 여유를 원격 측정으로 보여 줘야 합니다.
열 설계가 광과 전기 측을 연결하는 구조
고전력 가속기 옆에 칩렛을 두면 전기 경로는 짧아지지만 포토닉스는 높은 온도에 노출됩니다. 변조 효율, 검출기 응답과 광 결합이 온도에 따라 바뀌고, 리타이머의 SerDes와 프로토콜 논리도 열을 만듭니다. 광섬유 접근을 막지 않으면서 컴퓨트와 광소자를 모두 동작 범위에 두어야 합니다.
패키지 수준 시연은 일정한 시험대 온도뿐 아니라 실제 온도 구배에서 성능을 봐야 합니다. 뜨거운 컴퓨트 다이 가까이의 레인은 패키지 가장자리와 여유가 다를 수 있습니다. 가속기 부하의 빠른 변화가 느린 보정 루프보다 먼저 온도를 바꿀 수도 있습니다. 오류 정정 전후의 비트 오류율, 재훈련 빈도와 전체 냉각 전력이 필요합니다.
기계적 응력도 중요합니다. 패키지 휨과 열 순환은 결합 정렬 또는 마이크로범프 저항을 바꿀 수 있습니다. 실온 고속 동작은 첫 검증에 해당하며 온도 순환, 필요한 경우 진동과 가속 노화 시험이 뒤따라야 합니다. 광 I/O가 가속기 모듈과 같은 수명을 가질 수 있는지는 이런 시험으로 판단해야 합니다.
광 링크 하나가 바로 광 패브릭은 아닌 이유
Ayar Labs 칩렛은 표준 로컬 인터페이스를 여러 고대역폭 광 연결로 바꾸는 종단 문제를 해결합니다. 스케일업 패브릭에는 토폴로지, 스위칭 또는 회선 할당, 경로, 혼잡 제어, 집합 통신 알고리즘과 관리가 더 필요합니다. 작은 그룹은 직접 연결할 수 있지만 큰 시스템은 한 패키지가 직접 닿을 수 있는 수보다 많은 종단을 연결해야 합니다.
토폴로지는 이점의 크기를 바꿉니다. 리타이머가 전력 소모가 큰 전기 거리나 스위치 단계를 없앨 수 있지만 광 패브릭이 광 회선 스위치와 스케줄링 지연을 추가할 수 있습니다. 장애 복구도 칩렛과 전체 경로를 함께 조정해야 합니다. 연결 방식과 과다 구독률을 밝히지 않고 종단 대역폭에 패키지 수를 곱해 양방향 대역폭이라고 부를 수 없습니다.
Hot Chips 자료의 강한 근거는 UCIe, 프로토콜 제어와 광 레인을 한 리타이머 칩렛에 통합해 링크로 동작시켰다는 점입니다. 다음에는 정의된 토폴로지에서 많은 칩렛을 동시에 사용하고 링크 고장, 지속 트래픽과 응용 집합 통신을 측정해야 합니다. 랙 규모에서도 제어, 레이저와 열 오버헤드가 제한되는지를 확인할 수 있습니다.
시스템에서 가치가 생기는 조건
가속기 업체가 컴퓨트 다이에 포토닉스 공정을 직접 넣지 않고 광 도달 거리를 확보하려 할 때 이 칩렛이 유용합니다. 표준 다이 간 경계를 사용하면 양쪽을 기능에 맞는 공정으로 만들 수 있습니다. 패키지와 프로토콜이 호환되면 가속기와 광 I/O의 세대 교체 시점도 분리할 수 있습니다.
모듈화에는 경제적 조건이 있습니다. 리타이머, 광섬유 접속, 레이저와 패키지 면적의 비용이 대체되는 전기 부품, 보드 복잡성과 전력보다 작아야 합니다. 광 칩렛 불량 때문에 정상 컴퓨트 다이를 버리지 않도록 수율을 분리해야 합니다. 접합 전 검사, 양품 다이 전략과 현장 진단이 최대 레인 속도만큼 중요합니다.
Ayar Labs는 새 칩렛 표준과 광 스케일업 연결 사이의 현실적인 다리를 시연했습니다. 공개 자료는 통합과 링크 동작을 입증하지만 범용 패브릭의 성능 순위를 제공하지는 않습니다. 전체 벽면 에너지, 다중 레인 수율, 열 여유, 관리성과 종단 위에 구축한 네트워크가 상용 이점을 결정합니다.
출처와 저작권 안내
이 글은 Ayar Labs의 Hot Chips 2025 공식 발표와 해당 자료가 참조한 UCIe 규격을 바탕으로 Silicon & Systems가 독립적으로 작성한 편집 요약입니다. 아키텍처, 시험 결과와 한계를 우리 표현으로 다시 설명했으며 원문의 슬라이드, 아이 다이어그램, 표와 도판을 옮기지 않았습니다. 본문 도판은 이 글을 위해 새로 제작했습니다. 발표 자료의 저작권은 (c) Ayar Labs 2025이며 UCIe 규격은 컨소시엄의 이용 조건을 따릅니다.