산업계 논문의 가치는 가장 큰 숫자보다 제약 조건을 어떻게 바꾸었는지에서 드러납니다. 2024년 공개 논문 9편은 보정 회로나 후처리를 크게 붙이는 대신, 신호와 데이터가 만들어지는 지점에 구조적 해법을 배치했습니다. 실제 칩이 그 선택의 효과와 비용을 함께 보여 주었다는 점이 중요합니다.
이 글에서 ‘모두’라고 부르는 범위
조사 대상은 ISSCC, VLSI Technology and Circuits의 Circuits 트랙, CICC, ESSERC의 Circuits 트랙, A-SSCC, JSSC입니다. 서지 정보에 회사 소속 저자가 있고 공개 전문으로 연결되는 논문을 2024년 목록에 포함했습니다. VLSI와 ESSERC에서 소자 중심 트랙에 실린 논문은 공식 프로그램을 대조한 뒤 제외했습니다. 전문이 공개되어 있다는 사실은 출판사 도판을 다시 써도 된다는 뜻이 아닙니다.
이 조건을 동시에 만족한 회로 논문은 9편입니다. 산업계 논문 전체가 9편이었다는 뜻은 아닙니다. 지정한 학회와 저널, 회로 트랙, 회사 소속, 발행연도, 공개 전문이라는 다섯 조건을 모두 만족한 목록이라는 의미입니다. 회사 발표가 많은 학회에서도 원고가 출판사 구독 범위에만 남아 있으면 이번 집계에는 넣지 않았습니다.
보안 연산을 데이터패스 안에 넣습니다
IBM과 MIT의 디지털 인메모리 컴퓨팅(IMC) 매크로는 물리 공격 대응을 외부 보호막이 아니라 연산 구조의 문제로 다룹니다. 비트 직렬 곱셈은 공유된 값에 선형 XNOR 연산을 적용하고, 캐리 세이브 트리가 공유 값을 분리한 채 누산합니다. 매 주기 수천 개의 새 난수를 공급하지 않고도 표적 공격 조건에서 누설을 줄이려는 선택입니다. 칩 내부의 ASCON 엔진은 모델 가중치를 복호화하고, SRAM 기반 물리적 복제 방지 기능(PUF)은 비밀 키를 외부에 드러내지 않고 만듭니다.[1]
14 nm 매크로는 0.50 V에서 8.1 TOPS/W를 기록했습니다. 저자들은 설정한 부채널 공격 실험에서 100만 개가 넘는 트레이스로 보호 연산을 시험했습니다. 이 결과는 해당 공격 장비와 조건에 대한 근거이며 모든 공격을 막는다는 증명은 아닙니다. 다만 연산 표현, 덧셈 트리, 키 경로, 메모리 셀을 함께 설계하면 보안을 넣으면서도 IMC의 병렬성을 유지할 수 있다는 설계 방향은 분명합니다.
빔포밍을 ADC 루프 안에서 수행합니다
NXP와 아인트호벤공대는 연속시간 델타시그마 ADC의 입력 경로에 수동 R-2R 벡터 변조기를 넣었습니다. 강한 방해 신호가 변환기 내부의 동작 범위를 차지하기 전에 방향별 가중치를 적용합니다. 4소자 시제품은 같은 세기의 공간 방해 신호를 최대 3개까지 30 dB 넘게 억제했고, 200 MHz 대역폭과 70 dB가 넘는 공간 방해 신호 동작 범위를 7.3 mW에서 측정했습니다.[2]
이 구조는 RF 빔포밍과 데이터 변환기의 경계를 바꿉니다. 배열 보정, 안테나 불일치, 전단 선형성 문제까지 없애는 방식은 아닙니다. 그러나 강한 특정 방향을 양자화 전에 제거하면 이후 모든 비트가 감당할 부담을 줄일 수 있습니다. ADC가 진폭만 재는 블록이 아니라 공간 필터의 일부가 된 셈입니다.
상전이 소자가 뉴런의 동역학을 만듭니다
IBM Research Europe 연구진은 나노 크기 이산화바나듐(VO2) 소자를 FitzHugh-Nagumo 뉴런의 비선형 소자로 사용했습니다. 자기 결합 가지를 더하면 단순 위상 발진기가 표현하기 어려운 혼합 모드 발진이 나타납니다. 논문은 결합된 FitzHugh-Nagumo 발진기와 Kuramoto 방식 이완 발진기를 시뮬레이션으로 비교하고, 측정한 소자 특성으로 회로 모델을 뒷받침합니다.[3]
여기서 입증한 것은 소자와 회로 수준의 동작이며, 학습을 마친 응용 가속기가 아닙니다. 소자 편차, 결합값 프로그래밍, 읽기 회로, 학습 규칙을 큰 네트워크에서 검증해야 합니다. 따라서 VO2가 디지털 뉴로모픽 회로를 대체했다고 볼 수는 없지만, 긴 디지털 상태기계 없이 더 풍부한 발진 동역학을 만들 수 있다는 가능성은 확인했습니다.
레이더 파형이 PLL의 정착을 기다리지 않습니다
NXP의 ISSCC 칩은 7비트, 14 GS/s 이중 평형 I/Q 믹싱 DAC로 76~81 GHz 자동차 레이더 파형을 직접 합성합니다. 주파수 분수형 PLL을 천천히 훑는 대신 디지털로 처프와 부호화 파형을 만듭니다. 보고된 필터 조건에서 1, 2, 4 GHz 처프의 정착 시간은 1.56 ns 이내였고, 단일 처프의 상대 rms 주파수 오차는 각각 0.0052%, 0.0033%, 0.0016%였습니다.[4]
같은 칩은 단일 반송파 QAM으로 최대 102.4 Gb/s도 보였습니다. 한 가지 램프만 만드는 회로가 아니라 광대역 파형 엔진이라는 뜻입니다. 비용도 명확합니다. LO 체인은 79.2 mW, 믹싱 DAC는 42 mW, 최고 속도 베이스밴드 회로는 54 mW를 소비했습니다. 파형을 빠르게 바꾸고 즉시 정착해야 하는 시스템이라면 이 전력 예산을 받아들일 이유가 생깁니다.
보조 센서는 에너지와 면적을 먼저 줄입니다
TDK InvenSense와 파비아대는 오차 피드백 잡음 성형 SAR 변환기를 이용해 BJT 온도 센서를 만들었습니다. 전류 모드 신호 처리로 연산증폭기를 없애고, 피드백으로 SAR의 양자화 잡음을 대역 밖으로 밀어냅니다. 180 nm CMOS 칩은 0.057 mm²를 차지하고 1.8 V에서 34 µA를 사용했으며, -50~110 °C 범위에서 80 µs 변환 시간과 92 mK 해상도를 측정했습니다.[5]
이 수치는 모션 센서 안의 보조 온도 센서라는 역할에 맞춰 읽어야 합니다. 해상도를 무조건 높이는 대신 면적과 보정 비용, 에너지를 먼저 제한했습니다. 다른 센서의 온도 오차를 보정하는 회로라면, 보정 대상이 가진 불확실성보다 지나치게 정밀할 필요가 없기 때문입니다.
높은 바이어스 전압으로 가속도계 전력을 낮춥니다
미시간대, Nvidia, InvenSense 연구진은 3축 MEMS 가속도계에 큰 차동 바이어스 전압을 걸어 기계 구조에서 나오는 신호 자체를 키웠습니다. 그 결과 전력 소모가 큰 저잡음 증폭기와 초핑을 빼도 아날로그 전단 잡음보다 충분히 큰 신호를 얻습니다. 제작 뒤 바이어스 전압을 세밀하게 조절하면 공정 편차가 만든 정전기적 불일치도 상쇄할 수 있습니다.[6]
두 칩으로 만든 시제품은 121 µg/√Hz의 입력 환산 잡음 바닥, ±1.5 g 범위, 1% 미만의 선형성 오차를 기록했습니다. 고전압 생성까지 포함한 축당 전력은 184 nW이며, 비교 논문 대비 성능지수는 10.3배 개선됐습니다. 고전압 생성이 공짜라는 뜻은 아닙니다. 약한 신호를 뒤에서 정리하는 비용보다 트랜스듀서 바이어스에 먼저 쓰는 에너지가 작을 수 있다는 결과입니다.
신경 임플란트 송신기에서 크리스털을 뺍니다
칭화대와 Beijing Ningju Technology는 차동 16펄스 위치 변조, 펄스폭 변조, 차동 이진 위상천이 변조를 결합한 완전 디지털 IR-UWB 송신기를 만들었습니다. 42단 이상 링 발진기가 필요한 타이밍 에지를 공급하므로 외부 크리스털 없이 6차 변조 공간을 구성합니다.[7]
송신기는 4.09 mW에서 1.8 Gb/s, 비트당 2.3 pJ를 기록했습니다. 생체 외 실험에서는 18 mm 돼지고기 조직을 포함한 20 cm 경로에서 전송을 측정했습니다. 이 조건이 실제 임상 이식 링크를 입증하지는 않습니다. 그러나 수천 채널의 원시 신경 데이터와 정밀 크리스털의 부피라는 두 제약을 동시에 겨냥했다는 점은 분명합니다.
RRAM 신뢰성을 쓰기 정책으로 다룹니다
Weebit Nano와 CEA-Leti는 130 nm CMOS의 128 kb RRAM 매크로에서 쓰기 전 읽기, 전류 제한, 쓰기 종료, 검증, 오류정정 부호를 평가했습니다. 각각의 보조 기법보다 중요한 것은 스마트 쓰기 알고리즘이 셀과 동작에 필요한 절차만 골라 수행한다는 점입니다.[8]
결합된 방식은 쓰기 에너지를 83%, 접근 시간을 55% 줄였습니다. 100만 회 동작 뒤 측정한 읽기 마진은 28.1 µA였고, 해당 실험에서 읽기 오류가 없어 보고된 비트 오류율은 10⁻⁷ 미만입니다. 불필요한 펄스를 줄이면서 소자 편차도 통제하므로, 제어기는 메모리 바깥의 부속품이 아니라 메모리 기술의 일부가 됩니다.
초음파 프로브가 케이블 앞에서 채널을 줄입니다
Philips와 네덜란드 대학·의료기관 연구진은 2048소자 정전용량형 미세가공 초음파 트랜스듀서(CMUT) 배열과 인터페이스 회로를 단일 집적했습니다. 임의 파형 송신 빔포밍, 2 × 2 수신 마이크로 빔포밍, 2배 시분할 다중화로 수신 채널 수를 8분의 1로 줄였습니다. 11.7 × 23.4 mm² 배열은 보고된 실험에서 초당 2000볼륨의 3차원 영상을 만들었습니다.[9]
핵심 경계는 프로브 케이블입니다. 수천 개 원시 채널을 그대로 내보내면 도선 수와 전력, 기계적 부담이 커집니다. 프로브 안에서 지연 합산을 수행해 일부 유연성을 내주는 대신, 데이터가 케이블을 건너기 전에 채널 수를 8배 줄였습니다. 2025년 JSSC 확장판은 소자 수를 두 배로 늘려 같은 구조를 더 완성된 프로브로 구현했으므로 다음 연감에서 이어서 다룹니다.
2024년에 반복된 설계 선택
응용은 서로 다르지만, 문제를 고치는 위치는 비슷했습니다. 보안 IMC는 연산 표현을 바꾸고, 빔포밍 ADC는 변환 루프 안에서 방향을 제거하며, 레이더 칩은 느린 PLL을 조절하는 대신 파형을 직접 합성합니다. 센서는 트랜스듀서와 양자화 경계에 에너지를 쓰고, RRAM은 각 쓰기를 조절하며, 초음파 ASIC은 케이블 전에 채널을 줄입니다.
따라서 설계자가 확인할 질문은 보정이 어느 경계에서 일어나는가입니다. 변환과 통신, 메모리 접근이 끝난 뒤 문제를 고치면 이미 커진 데이터 흐름 전체를 처리해야 합니다. 2024년 산업계 회로 논문은 결정을 한 단계 앞당겼을 때 실제 칩에서 어떤 이득을 얻을 수 있는지 여러 방식으로 보여 주었습니다.
출처와 저작권 안내
이 글은 위 논문 9편을 독립적으로 분석해 다시 쓴 편집 다이제스트입니다. 제목과 저자, 측정 결과, 기술 아이디어를 새로운 문장으로 설명했으며 출판사 도판과 표는 사용하지 않았습니다. 하드웨어 도판은 이 글을 위해 생성한 개념 재질 이미지에 결정론적 레이블을 합성한 것으로, 논문에 실린 칩이나 제품의 사진이 아닙니다. 인용한 학회·저널 논문의 저작권은 © IEEE 2024에 있습니다(일부 DOI 등록연도는 더 이릅니다). 원고 전문을 공개해도 출판사 편집본과 도판의 재사용 권한이 자동으로 생기지는 않습니다.