2026년 8월 30일까지 공개된 산업계 회로 논문은 블록 하나의 효율보다 서로 연결된 세 가지 설계 대상을 강조합니다. 물리 배열과 제어 루프, 데이터 표현입니다. 공개 전문과 회사 소속 조건을 만족한 논문 10편의 이득은 패키지 형상, 타이밍 보정, 구조화된 데이터가 회로의 외부 조건이 아니라 일부가 될 때 나타났습니다.
시점을 고정한 목록입니다
ISSCC, VLSI Circuits, CICC, ESSERC Circuits, A-SSCC, JSSC에서 게재 당시 저자 소속과 공개 전문 위치를 조사했습니다. 2026년 목록은 8월 30일에 고정했습니다. 이후 학회 프로시딩과 저널 권호가 추가되면 같은 연도에 새 논문이 들어올 수 있습니다. 따라서 이 글의 ‘모두’는 해당 날짜까지 명시한 조건을 만족한 색인 논문 전체를 뜻하며, 연말까지의 결과를 미리 포함한다는 뜻은 아닙니다.
조건을 만족한 10편은 모두 JSSC 논문입니다. 2026년 학회에 회사 논문이 없었다는 의미는 아닙니다. 마감일 기준으로 회사 소속, 공개 전문, 회로 트랙, 색인연도를 동시에 만족한 학회 논문이 추가로 확인되지 않았다는 뜻입니다.
샘플링 PLL에 안정적인 주파수 포착 경로를 더합니다
XINYI의 CS-fusion PLL은 위상주파수검출기·차지펌프 루프가 가진 안정적인 포착 특성과 샘플링 PLL의 낮은 잡음 특성을 한 루프에 합칩니다. 공유 트랜스컨덕턴스·차지펌프 블록은 주파수를 맞출 때 펄스폭 오차를 읽고, 잠긴 뒤에는 샘플 전압을 읽습니다. 별도 주파수 고정 루프에서 흔한 갑작스러운 경로 전환 없이 비례 경로와 비례·적분 혼합 경로를 함께 유지합니다.[1]
두 시제품은 -253.3 dB 지터 성능지수와 -248.4 dB 기준 주파수 정규화 성능지수를 보고했습니다. 융합 기능을 끈 경우보다 평균 고정 시간이 4.3배 짧았고, 비교 구조에서 비례 경로의 도움까지 없애면 7.3배 차이가 났습니다. 이 비율은 시험한 초기 조건에 따릅니다. 구조의 핵심은 서로 다른 오프셋을 가진 검출기 사이를 전환하지 않고 같은 위상 정보로 포착과 저잡음 추적을 수행한다는 점입니다.
DTC 초핑이 분수형 스퍼의 대칭성을 이용합니다
Infineon과 Politecnico di Milano 연구진은 가변 기울기 디지털-시간 변환기(DTC)의 짝수차 비선형성이 분수형 스퍼의 주요 원인임을 분석했습니다. 제안한 루프는 DTC를 기준 신호 경로와 분주기 경로 사이에서 무작위로 옮깁니다. 부호가 바뀌면서 짝수차 오차 항이 줄고 DTC의 플리커 잡음 영향도 낮아집니다. 백그라운드 디지털 적응 알고리즘은 공정·전압·온도 변화에서 상쇄 조건을 유지합니다.[1]
28 nm 주파수 합성기는 0.22 mm²를 차지하고 16.7 mW를 사용합니다. 9.275 GHz의 정수배에 가까운 채널에서 보고된 최악의 대역 내 분수형 스퍼는 -63 dBc보다 낮고, 적분 rms 지터는 80 fs 미만이며 지터·전력 성능지수는 -249.8 dB입니다. 초핑은 제거할 오차가 예측 가능한 대칭성을 가졌기 때문에 효과가 있습니다. 모든 스퍼 경로의 모델링을 대신하는 일반 해법은 아닙니다.
3차원 Ising 칩이 상온에서 양자 모델을 모사합니다
Ixana, Transio, Purdue 연구진은 확률 비트(p-bit)로 구성한 65 nm CMOS 네트워크에서 양자 몬테카를로 알고리즘을 실행했습니다. 논리적으로 쌓은 차원은 횡방향장 Ising 모델의 Suzuki-Trotter 전개를 표현하고, 같은 재구성 가능 하드웨어는 기존 2차원 Ising 최적화 문제도 처리합니다.[2]
0.5 V에서 보고된 양자 몬테카를로 문제의 해 하나당 에너지는 1 MHz에서 41.9 µJ, 10 MHz에서 16.65 µJ입니다. 기본 연산당 에너지는 각각 1350 fJ와 535 fJ이며, 논문은 FPGA 비교군보다 3자릿수 배 개선됐다고 보고합니다. 이 칩은 양자 프로세서가 아니라 고전 모사기입니다. 알고리즘의 국소 확률 갱신을 하드웨어의 기본 동작으로 만들었다는 점이 의미 있습니다.
D 대역 단말은 안테나 인 패키지 문제입니다
Panasonic, Shinko Electric, Tokyo Institute of Technology 협업팀은 4소자 송수신기 IC 두 개를 8소자 안테나 인 패키지(AiP) 모듈에 집적했습니다. 주입 고정 3배 주파수 위상천이기가 LO 주파수 곱셈과 위상 제어를 한 회로에서 수행해 여러 단으로 이뤄진 D 대역 LO 체인을 줄입니다. PA와 LNA의 경로를 공유하고 서브하모닉 믹서를 사용해 중복 RF 회로도 줄였습니다.[3]
모듈은 142~164 GHz에서 동작하며 25.7 dBm EIRP와 56 Gb/s를 측정했습니다. 1 V에서 소자당 전력은 송신 150 mW, 수신 93 mW이고 65 nm 송수신기 활성 면적은 8.5 mm²입니다. LO 위상천이 블록은 0.088 mm²와 15 mW를 사용합니다. 이 주파수에서는 안테나 손실과 패키지 전이, LO 배분, 열 밀도를 함께 설계해야 IC의 성능이 모듈에서도 남습니다.
300 GHz 송신기에서 전력 결합기를 뺍니다
NTT와 대학 연구진은 4개 위상배열 경로마다 전력증폭기를 마지막에 배치했습니다. 트랜지스터 레이아웃을 조정해 이득이 꺾이는 주파수를 높이고, 최대 가용 이득이 두 지점에서 커지는 코어로 단간 정합 대역을 넓혔습니다. 각 경로가 칩 위 Vivaldi 안테나를 직접 구동하므로 전력증폭기와 방사체 사이에 출력 결합기가 없습니다.[4]
전력증폭기는 237~267 GHz에서 20 dB가 넘는 이득을 유지합니다. 배열은 245 GHz에서 최고 16.2 dBm EIRP를 기록했고, 6 cm에서 60 Gb/s 16-QAM, 20 cm에서 56 Gb/s QPSK를 전송했습니다. 적층 보드로 측정한 4 × 4 배열 패턴은 두 평면에서 각각 ±24°와 ±28°를 주사했습니다. 짧은 실험실 링크라는 한계가 있지만, 손실이 큰 결합기를 없애고 안테나를 함께 설계하면 300 GHz에서도 유효한 변조 품질을 남길 수 있음을 보였습니다.
에너지 회수가 MEMS 구동 전압의 비용을 바꿉니다
Infineon과 뮌헨공대는 초음파 정전용량 부하를 구동하기 위해 양극성 직렬·병렬 스위치드 커패시터 차지펌프를 사용했습니다. 일반적인 직접 충전은 주파수와 정전용량, 전압 제곱에 비례하는 무효 에너지를 매 주기 버립니다. 제안 회로는 플라잉 커패시터 연결을 바꿔 부하 전압을 양과 음 방향으로 단계적으로 옮기고 에너지 일부를 회수합니다.[5]
집적 구동기는 450 kHz에서 1.8~41.1 Vpp 파형을 만들고 최고 16.3의 전력 절감 계수를 기록했습니다. 단극성 구조와 비교하면 같은 단계 수에서 첨두간 전압과 절감 계수가 거의 두 배이고, 같은 전압을 만들 때 필요한 단계 수는 약 절반입니다. 실제 집적 회로에서는 기생 정전용량이 이상적인 이득을 제한하므로, 무손실 식보다 측정 결과가 중요합니다.
256소자 위성 송신기가 편파를 내부에서 보정합니다
Axelspace 협업팀은 저궤도 위성 단말용 19 GHz, 256소자 능동 배열을 만들었습니다. 90° 커플러 종단 구조는 능동 회로 부담을 줄이면서 원형 편파를 만들고, 서로 반대인 두 편파를 다른 방향으로 보낼 수 있습니다. 두 가지 보정 절차가 단일·이중 편파 모드의 교차 편파 오차를 줄입니다.[6]
평균 EIRP 56 dBm에서 배열은 9.4 W를 소비했고, 논문은 비교한 선행 결과보다 40% 낮다고 보고합니다. 최고 EIRP는 17.8 W에서 64.7 dBm입니다. 빔은 ±65°까지 움직이고 사이드로브는 -10 dBc 미만입니다. 같은 56 dBm EIRP에서 단일 편파는 2 Gbaud 256-APSK, 이중 편파는 경로당 250 MBaud를 지원했습니다. 편파 생성과 보정, 배열 전력을 하나의 단말 동작점에서 묶어 평가한 결과입니다.
델타시그마 피드백 DAC가 선형성 보정을 없앱니다
Infineon과 Ulm University는 80 MHz 연속시간 델타시그마 변환기의 피드백 DAC를 다단 잡음 성형 디지털 변조기로 구동합니다. 여러 DAC에 잡음 성형을 나누는 구조가 소자 불일치 민감도를 낮춥니다. 심볼 간 간섭 셔플러와 이득을 높인 DAC 셀은 광대역 선형성을 제한하는 동적 메모리 효과를 줄입니다.[7]
28 nm 시제품은 DAC 선형성 보정 없이 80 MHz에서 106.2 dB 스퓨리어스 프리 동작 범위(SFDR)를 기록했습니다. 2.75 GHz 클록과 163.7 dB 성능지수는 이 동작 범위를 얻는 비용도 보여 줍니다. 여기서 입증한 범위는 분명합니다. 보고된 측정에서 피드백 DAC 선형성을 위한 전경 또는 백그라운드 계수 보정이 필요하지 않았다는 뜻입니다.
소수 샘플 학습을 엣지 칩 안에서 끝냅니다
TSMC와 UC San Diego는 초차원 학습 구조를 FSL-HDnn으로 확장했습니다. 가중치 군집화 특징 추출기와 기울기 없는 소수 샘플 분류기를 한 칩에 넣었습니다. 조기 종료는 중간 가지에서 특징 추출을 멈출 수 있고, 배치 단일 통과 학습은 여러 레이블 샘플이 함께 들어올 때 하드웨어 사용률을 높입니다.[8]
40 nm 칩은 10분류, 클래스당 5개 샘플 학습에서 이미지당 6 mJ와 초당 28이미지를 보고했고, 명시한 연산 기준의 효율은 2.9 TOPS/W입니다. 논문의 비교군보다 종단 학습 시간이 2~20.9배 짧으면서 보고된 작업 정확도를 유지했습니다. 특징 추출과 클래스 갱신이 같은 실측 데이터패스를 사용하므로, 분류기 코어만 떼어 계산한 에너지 추정치와 다릅니다.
구조화된 비트 희소성이 규칙적인 하드웨어를 유지합니다
NXP와 대학 연구진은 실행 전에 0이 아닌 가중치 비트를 비트 열 단위로 정리합니다. SparseCol은 재학습 없이 얻는 구조화 비트 희소성을 이용하고, 동적 데이터플로가 서로 다른 신경망 형상을 계산 레인에 배치합니다. 복잡한 온라인 스케줄러 없이 메모리 접근과 연산의 규칙성을 유지하려는 구조입니다.[9]
16 nm 칩의 최고 효율은 1320 BTOPS/W입니다. BTOPS는 가중치 비트 수와 활성값 비트 수, 기존 연산 수를 곱해 이진 연산량을 계산합니다. CNN과 트랜스포머를 포함한 시스템 평가는 각각 745.02와 850.5 BTOPS/W를 기록했고, 논문은 희소 프로세서 비교군보다 6.8배 높은 효율을 보고합니다. 정밀도 계산 방식에 따라 BTOPS가 달라지므로 숫자만 비교하면 안 됩니다. 불규칙한 0을 메모리와 데이터패스가 일정하게 처리할 수 있는 구조로 바꾼 것이 핵심입니다.
2026년에 반복된 설계 선택
10편의 결과는 회로 블록을 입력 구조와 주변 물리 조건에서 떼어 평가하기 어려워졌음을 보여 줍니다. D 대역 송수신기는 패키지와 안테나를 포함해야 하고, MEMS 구동기는 정전용량 부하와 회수한 전하로 정의됩니다. PLL은 오차의 대칭성과 포착 상태에 의존하며, 학습 가속기는 비트와 클래스를 배열에 넣기 전에 어떻게 표현했는지가 성능을 좌우합니다.
따라서 시스템에서 효율 수치를 볼 때 세 가지를 함께 물어야 합니다. 어떤 물리 계층을 측정했습니까? 어떤 제어 상태에서 결과를 얻었습니까? 연산량은 무엇을 한 번의 일로 셌습니까? 이 세 조건을 밝힌 결과가 고립된 코어의 더 큰 숫자보다 설계 판단에 유용합니다.
출처와 저작권 안내
이 글은 2026년 8월 30일까지 확인한 논문 10편을 독립적으로 분석해 다시 쓴 편집 다이제스트입니다. 기술 아이디어와 측정 결과를 새로운 문장으로 설명했으며 IEEE 도판과 표는 사용하지 않았습니다. 패키지 규모의 하드웨어 도판은 이 글을 위해 생성하고 코드로 레이블을 합성한 것으로, 제품 이미지나 제조 도면이 아닙니다. 인용 논문의 저작권은 © IEEE 2026에 있으며 두 논문은 DOI 등록연도가 2025년입니다. 저자 원고가 공개되어 있어도 출판사 편집본을 다시 쓸 수 있다고 해석하지 않았습니다.