CXL 메모리 접근에 시간이 얼마나 걸리는지 독립적인 측정 팀 다섯에게 물으면 답이 좁게 모인다. 2024~2025년 사이 발표된 연구들에서 시판 확장 장치의 1홉 왕복 지연은 265~442 ns다[3][4]. 경로에 스위치를 넣으면 청구서는 대략 두 배가 되는데, 스위치를 지나는 요청이 DRAM에 닿기 전에 컨트롤러 파이프라인을 최소 두 번 통과하고 라우팅까지 거치기 때문이다. 업계는 여기서 당연한 운영 결론을 끌어냈다. 하이퍼스케일러는 CXL을 1:1 직결로 쓰고, 여러 호스트가 한 장치를 나눠야 하면 멀티헤드 장치(MHD)를 찾으며, 메모리 풀이 있으면 스위치 자체가 필요 없다는 주장까지 나왔다[5]. “CXL 패브릭은 느리다”는 측정 결과가 어느새 설계 전제로 굳었다.
ISCA 2026에서 발표된 파네시아(Panmnesia)의 논문은 이 전제가 엉뚱한 층을 탓하고 있다고 주장한다[1]. 프로토콜 자체는 메모리 시맨틱을 위해 설계되었다. PCIe의 가변 길이 패킷 대신 고정 256 B 플릿을 쓰고, 완료 패킷 왕복이 없으며, 이론적인 왕복 예산은 PCIe보다 4~10× 낮다. 저자들의 논지는 오늘 출하되는 물건이 PCIe IP 라이브러리에서 물려받은 컨트롤러 실리콘을 통과한 프로토콜이라는 것이다. 그 실리콘이 계층화된 파이프라인과 경계 버퍼링, 호스트 중심 라우팅을 도로 들여온다. 이들의 답은 또 하나의 소프트웨어 계층이 아니라 실리콘이다. 프로토콜 스택을 파이프라인 하나로 접은 통합 컨트롤러, 그리고 변환과 라우팅 경로 전체를 고정 사이클 하드웨어로 돌리는 포트 기반 라우팅(PBR) 스위치를 4nm 공정으로 제작했다. 아래는 그 논지를 우리 표현으로 정리한 것이고, 어디까지가 실리콘 측정이고 어디부터가 보정된 에뮬레이션인지 함께 짚는다. 고지 하나를 먼저 두면, 이 논문은 본지 편집인이 CEO이자 공저자로 참여한 파네시아의 연구다. 우리의 호평은 그 사실을 감안하고 읽어 주기 바란다(자세한 내용은 글 말미에 있다).
두 가지 라우팅, 그리고 과도기의 목발
CXL의 확장성 이야기는 규격 스스로 만든 갈림길에서 출발한다. 계층 기반 라우팅(HBR)은 PCIe 트리를 그대로 반영한다. 호스트마다 자기 장치를 담은 가상 스위치를 소유하고, 주소 공간은 호스트별로 갇히며, 계층을 가로지르는 공유는 없다. 포트 기반 라우팅은 스위치의 모든 포트에 포트 ID(PID)를 부여하고 목적지 ID로 포워딩한다. 호스트와 가속기, 메모리 장치가 하나의 평평한 패브릭에 앉고, 패브릭 매니저가 이를 전역 주소·일관성 도메인으로 매핑한다. 스위치 캐스케이딩과 임의 토폴로지를 가능하게 하는 것이 PBR이고, CXL 3.1에서 표준에 들어왔다[2]. 그러나 2024~2025년에 출하된 컨트롤러와 스위치 대부분은 여전히 HBR 전용이며, 논문은 그 결과를 수치로 보여준다. 스위치 간 연결이 없는 HBR 패브릭은 256레인 예산에서 8노드가 상한이다.
업계의 임시 해법인 MHD는 여러 논리 헤드를 장치 하나에 넣어 스위치 없이 여러 호스트를 붙인다[6]. 논문은 이것이 왜 목발에 머무는지 정확히 짚는다. 실제 장치의 헤드 수는 4개 안팎인데, 헤드마다 완전한 컨트롤러 인터페이스가 필요하고 다이 면적은 유한하기 때문이다. 헤드들은 일관성 도메인을 공유하지 않으므로 호스트 간 데이터 공유는 소프트웨어 플러시나 NUMA 트랜잭션으로 후퇴한다. 여기에 더해 장치 하나의 대역폭이 활성 헤드들에 나뉘므로, 호스트가 늘어나는 바로 그 순간 호스트당 대역폭이 줄어든다. 용량을 모으는 일과 하드웨어 속도로 데이터를 공유하는 일은 다른 문제라는 뜻이다.
클록 하나, 이음새 없는 컨트롤러
논문의 첫 번째 기여는 컨트롤러 스택 자체를 공격한다. 전형적인 PCIe 유래 컨트롤러는 사실상 파이프라인 셋의 동거다. 물리 계층(SerDes와 PCS), 신뢰성을 맡는 데이터 링크 계층, 프로토콜 시맨틱을 맡는 트랜잭션 계층이 각자 버퍼를 갖고 이웃과 핸드셰이크로 동기화한다. 왕복 시간이 새는 곳은 배선이 아니라 이 경계 통과다. 제안된 컨트롤러는 세 계층을 단일 클록 도메인과 단일 타이밍 기준 아래에서 돌리고, 인터페이스 스테이징 대신 공유 버퍼링을 쓴다.
절감 내역은 주장이 아니라 항목별 명세다. PCS에서는 송수신 클록 차이를 흡수하는 기존 반충만(half-full) 엘라스틱 버퍼가 데이터가 준비된 순간에도 스테이징 사이클을 강제하는데, 비어 있는 버퍼를 유효 상태로 취급하는 nominal-empty 설계로 실시간 클록 정렬을 허용해 평균 15~20 ns를 회수한다. 링크 계층은 프레임 구조상 부분 데이터의 조기 검증이 가능한 256 B 플릿을 채택해, 수신 측이 전체 프레임 도착을 기다리지 않고 처리를 시작한다. 기존 256 B 플릿 구현 대비 5~10 ns의 추가 절감이다. 신호 품질이 좋을 때는 순방향 오류 정정(FEC)을 우회하는 모드가 작동한다. 마지막으로 트랜잭션 계층은 CXL.io, CXL.cache, CXL.mem의 프로토콜별 큐를 흐름 제어·스케줄링 엔진 하나로 대체해, 혼합 트래픽에서 처리량을 최대 1.3× 끌어올린다. 계층을 융합한 결과, 실리콘 평가 기준 컨트롤러 왕복 지연은 50 ns 아래로 내려가고 링크 대역폭은 25% 높아지며 버스트 부하에서의 지연 변동도 눈에 띄게 줄어든다.
펌웨어 호출이 아니라 파이프라인 스테이지인 라우팅
두 번째 기여는 스위치가 입구와 출구 사이에서 하는 모든 일을 고정 사이클 하드웨어로 옮긴다. 각 포트에는 도착 트래픽이 HBR인지 PBR인지 가리는 분류기, 소스·목적지 PID를 유도해 헤더를 내부 PBR 형식으로 재작성하는 변환 로직, 레거시 호스트로 나가는 패킷을 위한 역방향 매핑이 들어 있다. 포워딩은 하드웨어 테이블 두 개를 참조한다. DPID 라우팅 테이블(DRT)이 고정 지연 룩업으로 출구 포트를 결정하고, 라우팅 그룹 테이블(RGT)이 도달 범위가 같은 포트들의 혼잡을 감시해 패킷을 돌린다. 두 테이블 모두 룩업과 갱신을 동시에 받으므로 토폴로지 변경과 링크 복구가 진행 중인 트래픽을 세우지 않고 이뤄지고, 패브릭 수준 타이밍 메커니즘이 인접 스위치들을 멀티홉 동작에 맞춰 정렬한다.
주목할 점은 설계 목표가 순수한 속도가 아니라 결정론(determinism)으로 서술된다는 것이다. 경로 어디에도 펌웨어, 인터럽트, 마이크로코드 스케줄링이 없으므로 모든 패킷이 혼잡 아래에서도, 홉을 거듭해도 같은 파이프라인 스테이지를 유계 지연 안에 통과한다. 논문의 나머지가 기대는 성질이 바로 이것이다. 홉당 지연이 포트 수에도, 토폴로지 깊이에도, 관리 코어의 기분에도 좌우되지 않는 패브릭이다.
포트 뱅크로 조립한 스위치
세 번째 기여는 이 부품들을 패브릭 스위치로 조립한다. 다이는 포트 뱅크 단위로 구성되는데, 각 뱅크가 통합 컨트롤러와 변환·라우팅 로직을 짝지어 담고, 논블로킹 네트워크온칩(NoC)이 이들을 단일 타이밍 도메인에서 잇는다. 포트는 지연 특성 변화 없이 넓은 인터페이스로 합치거나 좁은 포트로 쪼갤 수 있다. 가상 CXL 스위치(VCS)는 싱글 루트와 멀티 루트 구성을 모두 지원하고, 하드웨어 동적 포트 바인딩이 호스트 간 대역폭과 주소 공간을 배분하며, MHD도 헤드마다 독립 접속점을 갖는 일급 시민으로 수용된다. 프로토타입은 4nm 공정으로 제작되어 1.0 GHz로 동작하고 SoC 전력 예산은 약 20 W이며, 64 Gbps PAM4 SerDes를 구동한다. CXL 3.2가 요구하는 PCIe 6.0 물리 계층 위에 서 있다는 뜻이다. 논문은 프리릴리스 스위치가 2026년 여름까지 고객 샘플링 준비를 마친다고 밝힌다.
숫자가 말하는 것
평가 플랫폼은 주의 깊게 읽어야 한다. 컨트롤러와 포트별 파이프라인은 측정된 4nm 실리콘으로 존재하고, 논문에 다이 마이크로그래프가 실려 있다. 반면 시스템 수준 수치는 그 실리콘에서 추출한 타이밍 파라미터(버스 타이밍, 파이프라인 깊이)로 보정하고 Memory Latency Checker 데이터와 대조 검증한 사이클 정확 RTL 에뮬레이션에서 나온다. 저자들은 이유를 숨기지 않는다. CXL 3.2에 필요한 PCIe 6.0 물리 계층을 노출하는 CPU가 아직 없고, CXL 2.0 세대 프로세서에는 멀티 호스트 공유 시험에 필요한 CXL.cache 지원이 온전치 않다. 테스트베드는 128코어 노드 넷과 10 TB 스토리지 노드를 모델링하고, 분산 PostgreSQL 17을 하드웨어 일관성 위에서 모든 노드가 쓰기를 받고 서로의 캐시 데이터를 재사용하도록 수정해 돌린다.
이 조건에서 대표 마이크로벤치마크는 아키텍처 절이 약속한 자리에 떨어진다. 레거시 HBR 스위치 경로는 직결 확장 장치 대비 왕복 지연이 2.8×인데, PBR 스위치로 바꾸면 약 35%가 회수되고, 통합 컨트롤러까지 결합하면 전체가 53% 줄어든다. 2.1× 감소다. TPC-C에서는 메모리 공유가 스토리지·RDMA 대기(히트율 낮은 트랜잭션에서 전체 지연의 41%)를 줄이고, 완성형 설계는 레거시 스위치 대비 평균 지연을 42% 낮춘다. 꼬리도 같은 방향으로 움직인다. p99가 p50의 1.9×인 직결 기준선에 대해 제안 스택은 p50을 29%, p99를 58% 낮춘다. 열두 개 워크로드 전반의 처리량은 싱글 노드 기준선의 4.8×에 이르러 레거시 스위치의 3.4×를 앞선다. 노드 민감도 분석에서는 캐스케이드 스위치를 통해 64노드까지 near-linear로 확장되는 반면, 고립된 확장 장치는 3.7×에서 평평해지고, 프라이빗 MHD는 대역폭이 나뉘면서 1노드에서 4노드로 갈 때 오히려 35%를 잃는다. 쓰기 위주 YCSB-A에서는 포트 기반 스케줄링이 대역폭 활용률을 95% 위로 유지하며 프라이빗 MHD의 4× 처리량을 내고, 동시성이 올라가도 패브릭은 512 인스턴스를 흡수하면서 부하 곡선 양 끝에서 가장 낮은 지연을 지킨다. NUMA 연구가 고리를 닫는다. 소켓별 메모리 경로를 공유 풀로 통합하면 소켓 간 홉이 사라져 지연이 소켓 전반에서 균일해지는데, 단일 소켓에 붙인 장치는 최대 1.7×를 지불한다.
증거가 멈추는 곳
경계 두 개를 표시해 둘 만하다. 첫째는 증거의 분할이다. 50 ns 아래의 컨트롤러 지연과 파이프라인의 타이밍 거동은 실리콘 측정이지만, 엔드투엔드 데이터베이스 수치는 아무리 정성껏 보정했어도 에뮬레이션 층을 한 번 거쳤다. 보정된 RTL에서 프로덕션 호스트 랙으로 가는 걸음이 아키텍처 논문들을 겸손하게 만든 전례는 많고, PCIe 6.0 물리 계층과 온전한 CXL.cache를 갖춘 CPU가 나오기 전까지는 누구도 확증 실험을 돌릴 수 없다. 둘째, 패브릭을 돋보이게 하는 소프트웨어가 순정이 아니다. PostgreSQL은 하드웨어 일관성으로 동시 쓰기를 하도록 수정되었는데, 이는 정확히 더 넓은 생태계가 아직 하지 않은 종류의 변경이다. 본지가 다룬 배포 사례들은 두 경계의 반대편에 살았다. Meta의 Vistara는 스위치를 의도적으로 피하면서 확장을 출하했고, Beluga는 RDMA보다 여전히 빠르다는 이유로 CXL 2.0 스위치의 64 B당 약 750 ns를 감수했다. 이 논문이 겨냥하는 곳이 바로 둘 다 우회한 그 층이다.
우리가 얻는 것
우리는 논문의 핵심 주장이 유보 조건을 감안해도 성립한다고 본다. 2×의 스위치 세금은 CXL의 성질이 아니라 물려받은 실리콘의 유물이고, 처음부터 설계한 컨트롤러는 스위치드 패브릭을 직결 지연의 사정권에 넣을 수 있다. 헤드라인 숫자 하나보다 나노초 단위의 항목별 명세(엘라스틱 버퍼, 플릿 검증, 스케줄러 통합)가 더 설득력 있는데, 각 메커니즘을 독립적으로 검증할 수 있기 때문이다. 미증명으로 남는 것은 생태계의 움직임을 요구하는 전부다. CXL 3.2를 말하는 호스트, 하드웨어 일관성을 신뢰하는 소프트웨어, 데이터센터 규모의 패브릭 관리가 그것이다. 이 논문은 앞서 다룬 원칩 데이터센터 논증[7]의 부품 수준 대응물로 읽힌다. 그 리뷰가 패브릭 계층 구조를 그렸다면, 이 연구는 그 그림에서 “스위치”라고 적힌 상자에 측정된 실리콘을 채워 넣는다. 패브릭의 시대가 제때 오는지는 이제 스위치보다, 거기에 꽂혀야 할 CPU들에 달려 있다.
출처와 저작권 안내
이 글은 Silicon and Systems가 작성한 편집 요약으로, 아래 논문의 논지를 우리 표현으로 재서술한 것이다. 논문의 문장, 도판, 표는 여기에 재수록하지 않았고, 이 페이지의 도판은 이 요약을 위해 새로 만들었다. 논문은 ISCA 2026에서 발표되었으며, 공식 판본은 ISCA 2026 프로시딩에 수록된다. (c) IEEE 2026.
이해관계 고지: 이 논문은 파네시아의 연구이며, Silicon and Systems의 편집인은 파네시아의 CEO이자 원 논문의 공저자다. 따라서 이 요약은 우리 팀의 연구를 스스로 다룬 글이고, 위의 비판적 언급들도 그 맥락에서 제시한 것이다.